EP610DC-30 vs EP610IDC-10 Comparaison

Comparaison détaillée côte à côte de EP610DC-30 par Altera et EP610IDC-10 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP610DC-30 EP610IDC-10
Marque Altera Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $10,40 $8,85
Product Type Classic EPLD (Erasable Programmable Logic Device) —
Family EP610 (Classic Device Family) —
Macrocells 16 —
Logic Expanders 4 (4 product terms per macrocell) —
Usable Gates 300 —
Maximum Pipelined Clock Frequency 100 MHz —
Propagation Delay (tPD) 30 ns —
Dedicated Inputs 16 4
I/O Pins 16 (with output enable) 20
Boîtier 24-pin CERDIP (windowed) —
Type de montage Through-Hole Through-hole
Speed Grade -30 (30 ns tPD) —
Technology CMOS EPROM CMOS, UV-erasable (windowed ceramic)
Programmability UV-erasable, windowed EPROM —
Security Bit Yes (protects design after programming) —
Output Modes Registered and Combinatorial —
Température de fonctionnement Commercial (0C to +70C) —
Device Family — Altera Classic EPLD
Logic Capacity — 300 usable gates
Macrocell Count — 16 macrocells
Pin-to-Pin Logic Delay (tpd) — 10 ns
Maximum Counter Frequency (fCNT) — 100 MHz
Supply Voltage (VCC) — 5 V (nominal)
I/O Logic Compatibility — 100% TTL emulation
Package Type — 24-pin Ceramic DIP (CDIP)
Plage de température de fonctionnement — 0 °C to +70 °C (commercial)
Programmable Interconnect — Yes (on-chip)
In-System Programmability — Yes (via MAX+PLUS II)
Boundary-Scan Test — Yes (per device documentation)
Statut RoHS — [DATA_NEEDED: RoHS status of CDIP-10 variant]

Fiches techniques et ressources

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