EP610IDC-10 vs EP610IDC-15 Comparaison

Comparaison détaillée côte à côte de EP610IDC-10 par Intel et EP610IDC-15 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP610IDC-10 EP610IDC-15
Marque Intel Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Dernier achat
Statut du stock In Stock In Stock
Prix unitaire (USD) $8,85 $9,95
Device Family Altera Classic EPLD Altera Classic EPLD
Logic Capacity 300 usable gates —
Macrocell Count 16 macrocells —
Pin-to-Pin Logic Delay (tpd) 10 ns —
Maximum Counter Frequency (fCNT) 100 MHz —
Supply Voltage (VCC) 5 V (nominal) 4.75 V to 5.25 V (5 V nominal)
I/O Logic Compatibility 100% TTL emulation —
Technology CMOS, UV-erasable (windowed ceramic) —
Package Type 24-pin Ceramic DIP (CDIP) —
Dedicated Inputs 4 —
I/O Pins 20 24 (per package; macrocell-programmable)
Plage de température de fonctionnement 0 °C to +70 °C (commercial) —
Programmable Interconnect Yes (on-chip) —
In-System Programmability Yes (via MAX+PLUS II) —
Boundary-Scan Test Yes (per device documentation) —
Statut RoHS [DATA_NEEDED: RoHS status of CDIP-10 variant] [DATA_NEEDED: RoHS status of CerDIP variant]
Type de montage Through-hole Through-hole
Macrocells — 16
Usable Gates — 300
Propagation Delay (tPD) — 15 ns
Maximum Frequency — 66 MHz
Température de fonctionnement — 0C to +70C (commercial)
Process Technology — CMOS, UV-erasable / OTP
Boîtier — 24-pin CerDIP (ceramic DIP)
Logic-Block Architecture — AND/OR macrocell array with programmable flip-flops
Program/Erase — UV-erasable, OTP-compatible
Development Tool — MAX+PLUS II
Programming Current — 11.0 mA typical (per Classic family datasheet)

Fiches techniques et ressources

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