EP910DC-15 vs EP910DC-35 Comparaison

Comparaison détaillée côte à côte de EP910DC-15 par Altera et EP910DC-35 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910DC-15 EP910DC-35
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $10,75 $10,95
Family Altera Classic EPLD Classic EPLD EP910
Device Density 900 usable gates —
Macrocells 24 24
Logic Elements [DATA_NEEDED: exact LE count] —
Dedicated Inputs 12 12
Bidirectional I/O Pins 12 —
Flip-Flops 10 —
Product Terms per Macrocells 24 —
Maximum Propagation Delay (tPD) 15 ns —
Speed Grade 15 —
Supply Voltage (VCC) 5 V (typical) —
Température de fonctionnement 0C to +70C (commercial) 0 °C to +70 °C (commercial)
Technology CMOS EPROM, UV-erasable CMOS, UV-erasable EPROM cell
Boîtier 24-pin ceramic DIP (DC) 40-pin CDIP (Ceramic DIP) with quartz window
Type de montage Through-Hole —
Niveau MSL [DATA_NEEDED: MSL level] —
Statut RoHS [DATA_NEEDED: not explicitly stated in verified data] Non-compliant (ceramic DIP with Pb-bearing lead finish)
Device Type — UV-Erasable CMOS PLD (PAL-type)
Architecture — PAL-type sum-of-products AND-OR array
Usable Gates — 900 gates
Product Terms — 240
I/O Pins — 24
Total Inputs — 36
Propagation Delay (tpd) — 35 ns
Fréquence d'horloge maximale — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
Lead Pitch — 2.540 mm
Termination Style — Through-Hole
Programming Method — JEDEC fuse map via device programmer; UV erase
Lifecycle — Obsolete / last-time-buy from authorized distributors

Fiches techniques et ressources

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