EP910ILC-50 vs EP910ILC-12 Comparaison
Comparaison détaillée côte à côte de EP910ILC-50 par Intel et EP910ILC-12 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP910ILC-50 | EP910ILC-12 |
|---|---|---|
| Marque | Intel | Intel |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | NRND |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $10,85 | $12,40 |
| Family | Altera Classic EPLD | Altera EP910 Classic EPLD |
| Macrocells | 24 | — |
| Usable Gates | 900 (typical) | 450 (typical) |
| Maximum Frequency | [DATA_NEEDED: fMAX value from datasheet] | — |
| Pin-to-Pin Delay (tpd) | 50 ns | — |
| Supply Voltage (VCC) | 5 V (typical) | 4.75 V to 5.25 V |
| User I/O Pins | 24 | — |
| Dedicated Input Pins | 12 | — |
| Boîtier | PLCC-44 (J-lead) | 28-PLCC (J-Lead, 11.5 x 11.5 mm) |
| Type de montage | Surface Mount (socket-compatible) | Surface Mount |
| Technology | CMOS EPROM, UV-erasable | — |
| Température de fonctionnement | 0C to +70C (commercial) | -40 °C to +85 °C (industrial grade, 'I' suffix) |
| Programming Cycles | 100 (minimum) | — |
| Boundary Scan | IEEE 1149.1 JTAG (selected speed grades) | — |
| Statut RoHS | [DATA_NEEDED: RoHS compliance status] | [DATA_NEEDED: RoHS status] |
| Product Type | — | Classic EPLD (Erasable Programmable Logic Device) |
| Number of Macrocells | — | 24 |
| Propagation Delay (tPD) | — | 12 ns (max) |
| Nominal Supply | — | 5 V |
| Memory Technology | — | UV-erasable CMOS EPROM |
| Configuration Storage | — | Non-volatile EPROM (instant-on) |
| Programming Method | — | Altera programming algorithm (serial/parallel master-slave) |
| Niveau MSL | — | [DATA_NEEDED: MSL level] |
| Nombre de broches | — | 28 |
| Feedback Paths | — | 16 dedicated |