EP910IPC-15 vs EP910DC-35 Comparaison

Comparaison détaillée côte à côte de EP910IPC-15 par Altera et EP910DC-35 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910IPC-15 EP910DC-35
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $7,95 $10,95
Device Family Altera Classic EPLD (EP910 series) —
Product Type Erasable Programmable Logic Device (EPLD) —
Architecture PAL-type, CMOS PAL-type sum-of-products AND-OR array
Macrocells 24 24
Dedicated Inputs 12 12
I/O Pins 24 24
Product Terms 240 240
External Clocks 2 —
Propagation Delay (tPD) 15 ns —
Supply Voltage (VCC) 4.75 V to 5.25 V —
Température de fonctionnement 0C to +70C (commercial, IPC suffix) 0 °C to +70 °C (commercial)
Boîtier PDIP-40 (Plastic DIP, 40-pin) 40-pin CDIP (Ceramic DIP) with quartz window
Type de montage Through-Hole —
Process Technology CMOS —
Programming Method JEDEC fuse map via Altera EPLD programmer JEDEC fuse map via device programmer; UV erase
Nombre de broches 40 —
Statut RoHS [DATA_NEEDED: rohs status not confirmed in verified data] Non-compliant (ceramic DIP with Pb-bearing lead finish)
Device Type — UV-Erasable CMOS PLD (PAL-type)
Family — Classic EPLD EP910
Usable Gates — 900 gates
Total Inputs — 36
Propagation Delay (tpd) — 35 ns
Fréquence d'horloge maximale — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
Lead Pitch — 2.540 mm
Termination Style — Through-Hole
Technology — CMOS, UV-erasable EPROM cell
Lifecycle — Obsolete / last-time-buy from authorized distributors

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