EP910LC-40H vs EP910DC-40 Comparaison

Comparaison détaillée côte à côte de EP910LC-40H par Altera et EP910DC-40 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910LC-40H EP910DC-40
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $9,95 $13,95
Family Classic EPLD (EP910) —
Macro Cells 24 —
Usable Gates 450 —
Logic Elements 24 macro cells / expandable to 48 via expander terms —
Propagation Delay (tPD) 40 ns max —
Supply Voltage (VCC) 4.75 V to 5.25 V (5 V nominal) —
Supply Current (ICC) Low-power CMOS, typical ICC < 100 mA —
Technology CMOS, UV-erasable EPROM —
Boîtier 40-pin Ceramic DIP (CDIP-40), JEDEC standard DIP-40 (ceramic, through-hole)
Type de montage Through-Hole (THT) Through-Hole
Température de fonctionnement -40C to +85C (industrial) [DATA_NEEDED: confirm exact temp grade] —
Speed Grade -40 (40 ns tPD) —
Programming Method UV-erase + EPROM program, ~100 erase cycles UV-erase + EPROM programmer; on-board logic test circuitry
I/O Pins [DATA_NEEDED: I/O count - datasheet indicates 36 user I/O typical] —
Statut RoHS [DATA_NEEDED: not confirmed from datasheet - non-RoHS likely given vintage ceramic DIP] [DATA_NEEDED: rohs_status]
Device Family — Classic EPLD (EP910 series)
Architecture — PAL-type AND/OR, UV-erasable CMOS
Macrocells — 24
Dedicated Inputs — 12
Bidirectional I/O Pins — 24
Total Inputs to Logic Array — 36
Product Terms — 240 maximum
Maximum Propagation Delay (tPD) — 40 ns
Maximum Operating Frequency (fMAX) — 25 MHz
Global Clocks — 2
Tension d'alimentation — 5 V (typical for Classic EPLD family)
Operating Temperature (Commercial) — 0 °C to 70 °C

Fiches techniques et ressources

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