EP910PC-15T vs EP910PC-30 Comparaison

Comparaison détaillée côte à côte de EP910PC-15T par Altera et EP910PC-30 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910PC-15T EP910PC-30
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $14,20 $6,50
Product Type EPLD (Erasable Programmable Logic Device) —
Family Altera Classic EPLD Altera Classic EPLD
Macrocell Count 24 —
Dedicated Input Pins 10 —
Pin-to-Pin Delay (tPD) 15 ns —
Speed Grade -15 (15 ns) —
Supply Voltage (VCC) 5 V (nominal) 5 V ±10%
Technology CMOS, UV-erasable / OTP —
Boîtier 40-pin PDIP (Plastic DIP) PDIP-40 (plastic DIP, 0.6 inch)
Type de montage Through-hole (DIP) Through-hole DIP
Output Drive Current [DATA_NEEDED: IOL per output] —
Température de fonctionnement 0C to +70C (commercial) 0C to +70C (commercial)
Logic Capacity 24 macrocells / 72 product terms (typical Classic architecture) —
Programming Method JEDEC fuse map via Altera LogicMap / MAX+PLUS II —
Statut RoHS [DATA_NEEDED: RoHS compliance status] Non-compliant (contains lead, PDIP package)
Lead-Free [DATA_NEEDED: lead-free status] —
Security Bit Yes (design protection) —
Tape and Reel Yes (suffix T) —
Macrocells — 24
Usable Gates — ~450
Pin-to-Pin Propagation Delay (tPD) — 30 ns
Maximum Counter Frequency (fCNT) — 33.3 MHz
Logic Inputs — 36 dedicated
I/O Pins — 12 bidirectional
Logic Array Blocks (LABs) — 4
Programming Technology — UV-erasable EPROM cell
TTL Emulation — 100% TTL-compatible
Power Dissipation — [DATA_NEEDED: power dissipation mW]

Fiches techniques et ressources

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