EP910PC-30 vs EP910PC-15T Comparaison

Comparaison détaillée côte à côte de EP910PC-30 par Altera et EP910PC-15T par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910PC-30 EP910PC-15T
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $6,50 $14,20
Family Altera Classic EPLD Altera Classic EPLD
Macrocells 24 —
Usable Gates ~450 —
Pin-to-Pin Propagation Delay (tPD) 30 ns —
Maximum Counter Frequency (fCNT) 33.3 MHz —
Supply Voltage (VCC) 5 V ±10% 5 V (nominal)
Logic Inputs 36 dedicated —
I/O Pins 12 bidirectional —
Logic Array Blocks (LABs) 4 —
Boîtier PDIP-40 (plastic DIP, 0.6 inch) 40-pin PDIP (Plastic DIP)
Température de fonctionnement 0C to +70C (commercial) 0C to +70C (commercial)
Programming Technology UV-erasable EPROM cell —
TTL Emulation 100% TTL-compatible —
Power Dissipation [DATA_NEEDED: power dissipation mW] —
Statut RoHS Non-compliant (contains lead, PDIP package) [DATA_NEEDED: RoHS compliance status]
Type de montage Through-hole DIP Through-hole (DIP)
Product Type — EPLD (Erasable Programmable Logic Device)
Macrocell Count — 24
Dedicated Input Pins — 10
Pin-to-Pin Delay (tPD) — 15 ns
Speed Grade — -15 (15 ns)
Technology — CMOS, UV-erasable / OTP
Output Drive Current — [DATA_NEEDED: IOL per output]
Logic Capacity — 24 macrocells / 72 product terms (typical Classic architecture)
Programming Method — JEDEC fuse map via Altera LogicMap / MAX+PLUS II
Lead-Free — [DATA_NEEDED: lead-free status]
Security Bit — Yes (design protection)
Tape and Reel — Yes (suffix T)

Fiches techniques et ressources

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