EPC2LC20NA vs EPC2LC20V Comparaison

Comparaison détaillée côte à côte de EPC2LC20NA par Altera et EPC2LC20V par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Altera
EPC2LC20NA EPC2LC20NA - 1.6Mb ISP Config PROM | Altera | PLCC-20

EPC2LC20NA - 1.6Mb ISP Config PROM | Altera | PLCC-20

EPC2LC20NA ⚠ Dernier achat

Comparaison des spécifications

Paramètre EPC2LC20NA EPC2LC20V
Marque Altera Intel
Catégorie Memory ICs FPGA & CPLD
Statut du cycle de vie Dernier achat NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $5,50 $9,95
Manufacturer Altera Corporation (Intel Programmable Solutions Group) —
Type de mémoire Configuration PROM (Flash-based, ISP) —
Memory Density 1.6 Mbit —
Operating Voltage (VCC) 3.3 V 3.0 V to 3.6 V (3.3 V typ.)
Interface Serial (passive-serial) data output to FPGA —
Programmability In-system programmable via IEEE 1532 JTAG —
Boîtier 20-pin PLCC (9x9 mm) PLCC-20 (JEDEC MO-047)
Type de montage Surface Mount (PLCC socket compatible) —
Température de fonctionnement -40C to +85C (industrial grade) -40C to +85C (industrial)
Supported FPGA Families APEX 20K, ACEX 1K, FLEX 10K, FLEX 6000, Cyclone, Mercury —
JTAG Compliance IEEE Std 1149.1 / IEEE 1532 —
Configuration Mode Passive Serial (PS) —
Statut RoHS [DATA_NEEDED: rohs status] —
Daisy-Chain Support Yes —
Recommended Companion FPGA Altera Cyclone, FLEX 10K, APEX 20K series —
Product Type — Flash Configuration Device (FPGA configuration PROM)
Taille de mémoire — 1.6 Mb (1,678,336 bits)
Configuration Interface — Serial (Passive Serial) or 8-bit parallel
Maximum Configuration Clock — 10 MHz
Program/Erase Cycles — 100,000 cycles minimum
Data Retention — 20 years minimum
JTAG Support — IEEE 1149.1 Boundary Scan, in-system programmable
Storage Temperature — -65C to +150C
Lead-Free / RoHS — Lead-free (V suffix), RoHS compliant
Compatible FPGAs — Cyclone, Stratix, APEX 20K, ACEX 1K, FLEX 10K, FLEX 8000
On-chip Oscillator — Yes (generates DCLK)
Configuration Time (typical) — Depends on FPGA bitstream length and clock mode
Niveau MSL — [DATA_NEEDED: MSL level]

Fiches techniques et ressources

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