EPC2LC20NA vs EPC2LC20V Vergleich

Detaillierter Direktvergleich von EPC2LC20NA von Altera und EPC2LC20V von Intel. Vergleichen Sie die wichtigsten Spezifikationen, elektrischen Parameter, Gehäuse, Lebenszyklusstatus, Preise und Verfügbarkeit, um das beste Bauteil für Ihre Designanforderungen zu ermitteln.

Altera
EPC2LC20NA EPC2LC20NA - 1.6Mb ISP Config PROM | Altera | PLCC-20

EPC2LC20NA - 1.6Mb ISP Config PROM | Altera | PLCC-20

EPC2LC20NA ⚠ Letzte Bestellmöglichkeit

Spezifikationsvergleich

Parameter EPC2LC20NA EPC2LC20V
Marke Altera Intel
Kategorie Memory ICs FPGA & CPLD
Lebenszyklusstatus Letzte Kaufgelegenheit NRND
Lagerstatus In Stock In Stock
Stückpreis (USD) $5,50 $9,95
Manufacturer Altera Corporation (Intel Programmable Solutions Group) —
Speichertyp Configuration PROM (Flash-based, ISP) —
Memory Density 1.6 Mbit —
Operating Voltage (VCC) 3.3 V 3.0 V to 3.6 V (3.3 V typ.)
Schnittstelle Serial (passive-serial) data output to FPGA —
Programmability In-system programmable via IEEE 1532 JTAG —
Gehäuse 20-pin PLCC (9x9 mm) PLCC-20 (JEDEC MO-047)
Montageart Surface Mount (PLCC socket compatible) —
Betriebstemperatur -40C to +85C (industrial grade) -40C to +85C (industrial)
Supported FPGA Families APEX 20K, ACEX 1K, FLEX 10K, FLEX 6000, Cyclone, Mercury —
JTAG Compliance IEEE Std 1149.1 / IEEE 1532 —
Configuration Mode Passive Serial (PS) —
RoHS-Status [DATA_NEEDED: rohs status] —
Daisy-Chain Support Yes —
Recommended Companion FPGA Altera Cyclone, FLEX 10K, APEX 20K series —
Product Type — Flash Configuration Device (FPGA configuration PROM)
Speichergröße — 1.6 Mb (1,678,336 bits)
Configuration Interface — Serial (Passive Serial) or 8-bit parallel
Maximum Configuration Clock — 10 MHz
Program/Erase Cycles — 100,000 cycles minimum
Data Retention — 20 years minimum
JTAG Support — IEEE 1149.1 Boundary Scan, in-system programmable
Storage Temperature — -65C to +150C
Lead-Free / RoHS — Lead-free (V suffix), RoHS compliant
Compatible FPGAs — Cyclone, Stratix, APEX 20K, ACEX 1K, FLEX 10K, FLEX 8000
On-chip Oscillator — Yes (generates DCLK)
Configuration Time (typical) — Depends on FPGA bitstream length and clock mode
MSL-Level — [DATA_NEEDED: MSL level]

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