EPC8QI100N vs EPC4QI100N Comparaison

Comparaison détaillée côte à côte de EPC8QI100N par Altera et EPC4QI100N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPC8QI100N EPC4QI100N
Marque Altera Altera
Catégorie EEPROM Memory ICs
Statut du cycle de vie NRND Actif
Statut du stock In Stock In Stock
Prix unitaire (USD) $16,90 $10,40
Manufacturer Altera (Intel) —
Part Family EPC8 (Enhanced Configuration) —
Device Type Configuration PROM for SRAM-based FPGAs —
Taille de mémoire 8 Mbit (8,388,608 bits) 4 Mbit (4,194,304 bits)
Programmable Type In System Programmable (Flash) In System Programmable (ISP via JTAG)
Configuration Interface Altera serial (4-wire: DATA, DCLK, nCS, nINIT_CONF) —
Maximum Configuration Clock 50 MHz —
On-Chip Decompression Yes (Altera compression algorithm) —
Supply Voltage (VCC) 3.0 V to 3.6 V 3.0 V to 3.6 V
Température de fonctionnement -40 °C to +85 °C (Industrial) -40C to +85C (industrial)
Boîtier 100-PQFP / 100-BQFP (20 x 14 mm) 100-pin PQFP (PowerPQFP, 20x14 mm)
Nombre de broches 100 —
Type de montage Surface Mount Surface Mount
Lead-Free / RoHS Yes (per distributor listings) —
JTAG (IEEE 1149.1) ISP Supported —
Multi-Device Daisy-Chain Supported —
Target FPGA Families ACEX 1K, APEX 20K, APEX II, Arria GX, Cyclone, Cyclone II, FLEX 10K, FLEX 6000, Mercury, Stratix, Stratix GX, Stratix II, Stratix II GX —
Packaging Tray —
Type de mémoire — In-System Programmable Configuration PROM (NOR flash)
Interface — Altera serial (x1) configuration + JTAG
Configuration Clock DCLK — [DATA_NEEDED: DCLK maximum frequency]
Active Supply Current (ICC active) — [DATA_NEEDED: ICC active typical value]
Standby Supply Current — [DATA_NEEDED: ICC standby typical value]
Storage Temperature — -65C to +150C
Package Code — QI100 (PQFP-100, industrial)
Niveau MSL — [DATA_NEEDED: MSL rating]
Statut RoHS — [DATA_NEEDED: RoHS compliance]
JTAG Standard — IEEE 1149.1 boundary-scan / ISP
Cascading — Supported (multi-device daisy chain)
Target FPGAs — Altera Cyclone, Cyclone II, Stratix series

Fiches techniques et ressources

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