EPM3064AT100-10N vs EPM3064ATC100-10 Comparaison

Comparaison détaillée côte à côte de EPM3064AT100-10N par Altera et EPM3064ATC100-10 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3064AT100-10N EPM3064ATC100-10
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $5,45 $2,85
Family MAX 3000A MAX 3000A
Device Type CPLD (Complex Programmable Logic Device) —
Macrocells 64 64
Logic Array Blocks (LABs) 4 —
Usable Gates 1,250 —
User I/O Pins 66 34
Speed Grade -10 (10 ns pin-to-pin delay) —
Supply Voltage (VCCINT) 3.3 V 3.3 V
I/O Bank Voltage 3.3 V —
5 V Tolerant Inputs Yes (via clamping diodes) —
Configuration Memory EEPROM (non-volatile) —
Programming Interface JTAG (IEEE Std. 1149.1) with pin-locking —
ISP Compliance IEEE Std. 1532 —
Boundary-Scan Test (BST) IEEE Std. 1149.1 compliant —
Boîtier TQFP-100 (T100), 14 mm x 14 mm TQFP-100 (100-pin Thin Quad Flat Pack)
Operating Temperature (Commercial) 0C to +70C —
Statut RoHS [DATA_NEEDED: RoHS compliance status] [DATA_NEEDED: RoHS compliance]
Lead-Free [DATA_NEEDED: lead-free finish] —
Logic Gates — 1250 gates
Logic Array Blocks — 2
Propagation Delay (tPD) — 10 ns
Process Technology — CMOS EEPROM
In-System Programmability — IEEE Std. 1149.1 (JTAG) and IEEE Std. 1532 compliant
Global Clock Signals — 2 (with optional inversion)
Output Enable Signals — 6 or 10 pin- or logic-driven
Output Slew-Rate Control — Programmable
Operating Temperature Grade — Commercial
MultiVolt I/O Support — 1.5V / 1.8V / 2.5V / 3.3V interfaces

Fiches techniques et ressources

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