EPM3064ATC-100-10N vs EPM3064ATC100-7 Comparaison

Comparaison détaillée côte à côte de EPM3064ATC-100-10N par Altera et EPM3064ATC100-7 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3064ATC-100-10N EPM3064ATC100-7
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Actif Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $2,20 $3,08
Family MAX 3000A MAX 3000A
Device Type CPLD (Complex Programmable Logic Device) —
Macro Cells 64 —
Logic Array Blocks (LABs) 2 2
User I/O Pins 66 —
Usable Gates (min) 600 —
Usable Gates (typical) 1,250 —
Pin-to-Pin Delay (tPD) 10 ns —
Counter Frequency (fCNT) 227.3 MHz —
Supply Voltage (VCCINT) 3.3 V —
In-System Programmability Yes (IEEE 1532 / JTAG 1149.1) —
Programming Interface 4-pin JTAG (TCK/TMS/TDI/TDO) —
Boîtier TQFP-100 100-pin TQFP
Type de montage Surface Mount Surface Mount
Température de fonctionnement 0C to +70C (commercial) 0C to +70C (commercial)
Statut RoHS Compliant —
Usable Gates — 1,250
Macrocells — 64
Maximum User I/Os — 66 (in 100-pin TQFP)
Pin-to-Pin Propagation Delay (tPD) — 7.5 ns (-7 speed grade)
Maximum Internal Counter Frequency — 135.1 MHz
Supply Voltage - VCCINT (Core) — 3.3 V
Supply Voltage - VCCIO (I/O) — 2.5 V or 3.3 V (5.0 V tolerant inputs)
Technology — CMOS EEPROM
In-System Programming (ISP) — Yes, via IEEE 1149.1 JTAG
PCI Compliance — PCI Local Bus Specification Revision 2.2
JTAG Boundary Scan — Yes
Lead Free / RoHS — Compliant (modern shipments)

Fiches techniques et ressources

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