EPM3256AFC256-7 vs EPM3256ATC144-7 Comparaison

Comparaison détaillée côte à côte de EPM3256AFC256-7 par Altera et EPM3256ATC144-7 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3256AFC256-7 EPM3256ATC144-7
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $12,10 $17,06
Family MAX 3000A MAX 3000A
Device Type CPLD (Complex Programmable Logic Device) —
Macro Cells 256 —
Logic Array Blocks (LABs) 16 —
Usable Gates 10,000 —
User I/Os 161 116
Pin-to-Pin Logic Delay 4.5 ns (max) —
Counter Frequency 227.3 MHz (max) —
Propagation Delay (tpd) 10 ns —
Core Voltage 3.3 V —
I/O Compatibility 5.0 V / 3.3 V / 2.5 V (MultiVolt I/O) —
Process Technology CMOS EEPROM, 0.30 µm —
In-System Programmability IEEE Std. 1532-compliant 3.3-V ISP —
Boundary-Scan Test JTAG (IEEE 1149.1) —
Boîtier FBGA-256 (FineLine BGA), 256 balls TQFP-144 (LFQFP, gull-wing)
Température de fonctionnement 0 °C to 70 °C (Commercial) 0C to +70C (Commercial)
Speed Grade -7 -7
Statut RoHS [DATA_NEEDED: RoHS compliance status] —
Macrocells — 256
Logic Elements / Gates — 600 to 10,000 usable gates
Propagation Delay (tPD) — 7.5 ns
Counter Frequency (fCNT) — 227.3 MHz
Supply Voltage - Core (VCCINT) — 3.3 V
Supply Voltage - I/O (VCCIO) — 2.5 V / 3.3 V / 5.0 V
In-System Programming — IEEE Std. 1532 compliant, 3.3 V ISP
Nombre de broches — 144
Type de montage — Surface Mount
PCI Compliance — PCI Local Bus Specification Revision 2.2 (speed grades -4 to -10)
JTAG Support — IEEE Std. 1149.1 boundary-scan

Fiches techniques et ressources

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