EPM3512AFC256-10 vs EPM3512AFC256-10N Comparaison

Comparaison détaillée côte à côte de EPM3512AFC256-10 par Altera et EPM3512AFC256-10N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3512AFC256-10 EPM3512AFC256-10N
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $17,50 $43,22
Family MAX 3000A MAX 3000A
Macrocells 512 512
Logic Array Blocks (LABs) 16 [DATA_NEEDED: number of LABs]
Usable Gates 10,000 10000
Maximum I/O Pins 208 —
Pin-to-Pin Delay (tPD) 10 ns 10 ns
Maximum Counter Frequency 87 MHz —
Supply Voltage (VCCINT) 3.3 V —
I/O Voltage Tolerance 5-V tolerant —
Programmable Technology CMOS EEPROM —
In-System Programmability Yes (IEEE Std. 1149.1 JTAG / IEEE Std. 1532) —
Boîtier 256-pin FBGA 256-ball FBGA (17 mm x 17 mm)
Plage de température de fonctionnement [DATA_NEEDED: industrial/commercial operating temperature range] —
Nombre de broches 256 —
Type de montage Surface Mount Surface Mount (BGA)
Statut RoHS unknown [DATA_NEEDED: RoHS status]
Architecture MAX (Multiple Array matriX) EEPROM-based —
User I/O Pins — 208
Operating Frequency (fMAX) — [DATA_NEEDED: fMAX MHz]
Setup Time (tSU) — 4.5 ns
VCCINT (Core Supply) — 3.3 V
VCCIO (I/O Supply) — 3.3 V or 2.5 V
Technology — CMOS EEPROM-based, non-volatile
Operating Temperature (Commercial) — 0 C to +70 C
ISP Interface — IEEE Std. 1149.1 JTAG, IEEE Std. 1532
Niveau MSL — [DATA_NEEDED: MSL rating]

Fiches techniques et ressources

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