EPM5032JC25 vs EPM5064JC Comparaison

Comparaison détaillée côte à côte de EPM5032JC25 par Altera et EPM5064JC par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5032JC25 EPM5064JC
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $23,95 $7,10
Family MAX 5000 MAX 5000
Device EPM5032 —
Logic Elements 32 macrocells —
Propagation Delay (tPD) 25 ns —
Maximum Internal Frequency 62.5 MHz —
Product Terms 320 —
Flip-Flops 32 —
Dedicated Inputs 7 —
Bidirectional I/O Pins 16 —
Total Inputs to Array 24 —
Nombre de sorties 16 —
Architecture PAL-type macrocells with global Programmable Interconnect Array (PIA) —
Technology CMOS EPROM, UV-erasable (windowed) / OTP —
Tension d'alimentation 5 V (TTL-level I/O) —
Boîtier 28-pin PLCC (JC) 68-pin PLCC (JEDEC)
Type de montage Surface Mount Surface Mount (socketed)
Statut RoHS [DATA_NEEDED: RoHS status] [DATA_NEEDED: RoHS compliance]
Device Type — EPLD (Erasable PLD)
Macrocells — 64
Usable Gates — 1,250 (approx.)
Logic Array Inputs — 36
Logic Array Outputs — 64
Supply Voltage (VCC) — 5 V (typical, 4.75 V - 5.25 V range)
I/O Logic Level — TTL / CMOS compatible
Configuration Memory — EPROM (UV-erasable window or OTP)
Température de fonctionnement — [DATA_NEEDED: operating temperature grade]
Pin-to-Pin Delay (tPD) — [DATA_NEEDED: specific tPD grade value]
Maximum Frequency (fMAX) — [DATA_NEEDED: fCNT grade value]
Lead-Free — [DATA_NEEDED: lead-free status]
Niveau MSL — [DATA_NEEDED: MSL rating]
Programming Tool — Altera MAX+PLUS II / Quartus II (legacy device support)

Fiches techniques et ressources

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