EPM5064LC-1 vs EPM5064LC-2 Comparaison

Comparaison détaillée côte à côte de EPM5064LC-1 par Altera et EPM5064LC-2 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5064LC-1 EPM5064LC-2
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $9,95 $8,40
Product Type CPLD (Complex Programmable Logic Device) CPLD (Complex Programmable Logic Device)
Family MAX 5000 —
Macrocells 64 64
Logic Array Blocks (LABs) 4 4
Usable Gates 1.25K (approx.) —
Supply Voltage (VCC) 4.75 V to 5.25 V 4.75 V to 5.25 V (5 V nominal)
Internal Operating Frequency 62.5 MHz —
Propagation Delay (tPD) 40 ns 45 ns
Input Lines 36 —
Dedicated Inputs 7 —
Output Lines 28 —
Programming Technology OTP / UV-Erasable EPROM —
Boîtier 44-pin PLCC (Plastic Leaded Chip Carrier) PLCC-44 (J-Lead, plastic)
Process Technology CMOS CMOS, OTP EPROM (UV-erasable base)
Température de fonctionnement [DATA_NEEDED: operating temperature range] -40 C to +85 C (commercial LC grade) [DATA_NEEDED: explicit min/max in source]
Statut RoHS [DATA_NEEDED: RoHS compliance] [DATA_NEEDED: not specified in source]
Programming Interface JTAG (ByteBlaster-compatible) —
Device Family — MAX 5000
Logic Elements per LAB — 16
Number of Inputs — 36 (7 dedicated + 28 I/O)
Number of I/O Pins — 28
Number of Flip-Flops — 28
Maximum Internal Frequency — 40 MHz
Programmable Polarity — Yes
Programmable Output Enable — Yes, per macrocell
Type de montage — Surface Mount
Programming Method — Altera byte-wide / JTAG programmer

Fiches techniques et ressources

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