EPM5128JC vs EPM5064JC Comparaison

Comparaison détaillée côte à côte de EPM5128JC par Altera et EPM5064JC par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5128JC EPM5064JC
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $9,75 $7,10
Product Family MAX 5000 —
Device Type EPLD / CPLD EPLD (Erasable PLD)
Macrocell Count 128 —
Propagation Delay (tPD) 35 ns —
Logic Elements Programmable AND/OR/XOR array —
Supply Voltage (VCC) 5 V (typical) 5 V (typical, 4.75 V - 5.25 V range)
Nombre de broches 68 —
Package Type PLCC-68 (JLCC) ceramic, J-leaded —
Dedicated Inputs 8 —
User I/O Pins [DATA_NEEDED: user I/O pin count] —
Configuration Memory UV-erasable EPROM (windowed package) EPROM (UV-erasable window or OTP)
Programming Interface Altera MAX+PLUS II / A+PLUS / legacy programmer —
Température de fonctionnement Commercial 0C to +70C [DATA_NEEDED: operating temperature grade]
Type de montage Surface Mount (PLCC socket or solder) Surface Mount (socketed)
Boundary Scan JTAG IEEE 1149.1 (family feature) —
Process Technology CMOS EPROM —
Statut RoHS [DATA_NEEDED: RoHS status - legacy part] [DATA_NEEDED: RoHS compliance]
Lead-Free [DATA_NEEDED: lead-free status] [DATA_NEEDED: lead-free status]
Family — MAX 5000
Macrocells — 64
Usable Gates — 1,250 (approx.)
Logic Array Inputs — 36
Logic Array Outputs — 64
Boîtier — 68-pin PLCC (JEDEC)
I/O Logic Level — TTL / CMOS compatible
Pin-to-Pin Delay (tPD) — [DATA_NEEDED: specific tPD grade value]
Maximum Frequency (fMAX) — [DATA_NEEDED: fCNT grade value]
Niveau MSL — [DATA_NEEDED: MSL rating]
Programming Tool — Altera MAX+PLUS II / Quartus II (legacy device support)

Fiches techniques et ressources

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