EPM5130JC-1 vs EPM5130QC-1 Comparaison
Comparaison détaillée côte à côte de EPM5130JC-1 par Altera et EPM5130QC-1 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPM5130JC-1 | EPM5130QC-1 |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $9,25 | $9,95 |
| Product Type | CPLD (Complex Programmable Logic Device) | UV-Erasable / OTP Complex PLD (CPLD) |
| Family | MAX 5000 | MAX 5000 |
| Usable Gates | 2,500 gates | — |
| Macrocells | 128 | — |
| Logic Array Blocks (LABs) | 8 | — |
| Maximum Operating Frequency | 62.5 MHz | — |
| Propagation Delay (tPD) | 40 ns | — |
| Supply Voltage (VCC) | 5 V | — |
| Dedicated Inputs | 19 | — |
| I/O Pins | 80 | — |
| Boîtier | 84-pin PLCC (J-lead) | PQFP-100 (windowed ceramic) |
| Type de montage | Surface Mount | Surface Mount |
| Programming Technology | UV-erasable EPROM (quartz window) | — |
| Process Technology | CMOS | CMOS |
| Température de fonctionnement | 0C to +70C (commercial) | Commercial (0 C to +70 C) |
| External Clock Pins | 1 global clock | — |
| Statut RoHS | [DATA_NEEDED: RoHS compliance] | [DATA_NEEDED: rohs status] |
| Logic Cells / Macrocells | — | 128 macrocells |
| Usable Gates (marketing) | — | 5130 gates |
| Speed Grade | — | -1 |
| Terminal Pitch | — | 0.635 mm |
| Configuration Memory | — | UV-Erasable EPROM |
| Tension d'alimentation | — | 5 V (single) |
| Programmable Polarity | — | Yes (per macrocell) |
| Boundary Scan / JTAG | — | Per MAX 5000 family |