EPM5192JC84-1 vs EPM5192GI84 Comparaison

Comparaison détaillée côte à côte de EPM5192JC84-1 par Altera et EPM5192GI84 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5192JC84-1 EPM5192GI84
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $15,20 $19,80
Device Type UV-Erasable/OTP Complex Programmable Logic Device (CPLD) UV-Erasable / OTP Complex PLD (CPLD)
Family MAX 5000 MAX 5000
Macrocells 192 192
Propagation Delay (tpd) 40 ns (worst case) —
Supply Voltage (Vcc) 4.75 V to 5.25 V (5 V ±5 %) —
Process Technology CMOS EPROM —
Operating Temperature Grade Commercial —
Boîtier 84-terminal Ceramic Chip Carrier (CQCC84 / J-lead) 84-pin PGA (WPGA, square, through-hole, pin/peg terminals)
JESD-30 Package Code S-CQCC-J84 —
Terminal Form J-BEND PIN/PEG
Package Shape SQUARE SQUARE
Type de montage Surface Mount Through-Hole (PGA socket or PCB pin/peg)
Programmability UV-erasable (window) / OTP in production UV-erasable (windowed) / OTP
Configuration Memory EPROM (non-volatile, instant-on) —
Statut RoHS [DATA_NEEDED: RoHS status] [DATA_NEEDED: most legacy PGA parts are non-RoHS]
Logic Array Blocks — [DATA_NEEDED: number of LABs]
Package Code — WPGA
Operating Voltage (VCC) — 5 V (typical)
I/O Logic Compatibility — TTL
Temperature Grade — Industrial
Programmable Flip-Flop Modes — D, T, JK, SR
Programming File Format — JEDEC map via MAX+PLUS II / A+PLUS
Propagation Delay — [DATA_NEEDED: tPD in ns]
Max User I/O Pins — [DATA_NEEDED: usable I/O count for this package]
Plage de température de fonctionnement — -40 C to +85 C (industrial)
Lead-Free — [DATA_NEEDED: legacy part, likely contains lead]
Number of Terminals — 84

Fiches techniques et ressources

Parcourir tous les produits Créer un BOM Demander un devis