EPM7256AETC100-10N vs EPM7256AEQC208-5N Comparaison

Comparaison détaillée côte à côte de EPM7256AETC100-10N par Altera et EPM7256AEQC208-5N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM7256AETC100-10N EPM7256AEQC208-5N
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $13,10 $11,50
Family MAX 7000A MAX 7000A
Device Type CPLD (Complex Programmable Logic Device) —
Macro Cells 256 —
Usable Gates 5,000 5,000
Maximum User I/Os 84 —
Logic Elements / LABs 16 Logic Array Blocks —
Pin-to-Pin Logic Delay 10 ns —
Maximum Operating Frequency 125 MHz —
Supply Voltage (Core) 3.3 V —
MultiVolt I/O Support 2.5 V / 3.3 V / 5.0 V —
Programmability EEPROM, in-system via JTAG (IEEE 1149.1) —
Boîtier 100-pin TQFP 208-pin PQFP (Plastic Quad Flat Pack)
Type de montage Surface Mount Surface Mount
Plage de température de fonctionnement 0C to +70C (commercial) [DATA_NEEDED: explicit grade from datasheet] —
Process Technology 0.30 µm EEPROM —
Dedicated Inputs 4 (global clock / clear / OE) 16
Statut RoHS [DATA_NEEDED: not confirmed in provided data] unknown
Lead-Free / Pb-Free [DATA_NEEDED: not confirmed in provided data] —
Logic Family / Base Technology — CMOS, EEPROM-based
Macrocells — 256
User I/Os — 164
Nombre de broches — 208
Supply Voltage (VCCINT) — 3.3 V
Maximum Internal Frequency — 172.4 MHz
Pin-to-Pin Propagation Delay (tPD) — 5.5 ns
Speed Grade — -5
Température de fonctionnement — 0 C to +70 C (Commercial)
Programming Interface — JTAG (IEEE Std. 1149.1) / ISP
Niveau MSL — [DATA_NEEDED: MSL Level]

Fiches techniques et ressources

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