EPM7256SQC208-15 vs EPM7256SQC208-7N Comparaison

Comparaison détaillée côte à côte de EPM7256SQC208-15 par Altera et EPM7256SQC208-7N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM7256SQC208-15 EPM7256SQC208-7N
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $3,65 $27,20
Family MAX 7000S MAX 7000S
Series EPM7256 —
Device Type CPLD (Complex Programmable Logic Device) CPLD (Complex Programmable Logic Device)
Macrocells 256 256
Logic Array Blocks (LABs) 16 16
Usable Gates 5000 5,000
User I/O Pins 164 164
Pin-to-Pin Delay (tPD) 15 ns 7.5 ns
Supply Voltage (VCCINT) 4.75 V to 5.25 V —
Plage de température de fonctionnement 0 C to +70 C (Commercial) —
Boîtier 208-pin PQFP (28x28 mm) 208-pin PQFP (Plastic Quad Flat Pack)
Type de montage Surface Mount Surface Mount
Programmable Power Mode Yes (per-macrocell turbo-bit) —
JTAG (IEEE 1149.1) Boundary-Scan Yes —
In-System Programmability (ISP) Yes —
Configuration Memory EEPROM (non-volatile) Non-volatile EEPROM (no external config needed)
Statut RoHS Contains lead / RoHS non-compliant (per third-party listing) Compliant (N suffix = lead-free)
Lead-Free Status Contains lead —
Speed Grade — -7 (7.5 ns pin-to-pin)
Maximum Frequency — 128.2 MHz
Supply Voltage (VCC) — 5 V
Technology — CMOS EEPROM
Température de fonctionnement — Commercial (0C to +70C)
JTAG Interface — IEEE 1149.1 boundary-scan (ISP capable)
Minimum DC Input Voltage — -0.5 V
Input Undershoot Tolerance — -2.0 V for <100 mA, <20 ns
Open-Drain Output — Optional per I/O pin

Fiches techniques et ressources

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