EPM9320LC84-20N vs EPM9320LC84-15 Comparaison
Comparaison détaillée côte à côte de EPM9320LC84-20N par Intel et EPM9320LC84-15 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPM9320LC84-20N | EPM9320LC84-15 |
|---|---|---|
| Marque | Intel | Intel |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Actif | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $10,25 | $17,95 |
| Series | MAX 9000 | EPM9320 |
| Logic Family | CMOS (EEPROM-based) | — |
| Device Type | CPLD (Complex Programmable Logic Device) | CPLD (Complex Programmable Logic Device) |
| Usable Gates | 6,000 | 6,000 |
| Macrocells | 320 | 320 |
| User I/Os | 60 | — |
| Nombre de broches | 84 | — |
| Package Type | Plastic Leaded Chip Carrier (PLCC-84, J-bend) | — |
| Package Code | QCCJ | — |
| Propagation Delay (tPD) | 16 ns | 15 ns (max) |
| Internal Frequency | 118 MHz | — |
| Supply Voltage (VCC) | 5 V | 4.75 V to 5.25 V (5.0 V nominal) |
| Température de fonctionnement | 0 C to +70 C (Commercial) | -40C to +85C (commercial) [DATA_NEEDED: exact grade] |
| Programming | 5.0-V In-System Programmable via JTAG (IEEE 1149.1) | — |
| Type de montage | Surface Mount (J-bend) | Surface Mount |
| Terminal Form | J BEND | — |
| Niveau MSL | [DATA_NEEDED: MSL moisture sensitivity level] | — |
| Statut RoHS | [DATA_NEEDED: RoHS compliance status] | [DATA_NEEDED: confirm from manufacturer] |
| Family | — | MAX 9000 |
| Logic Array Blocks (LABs) | — | 20 |
| Fréquence d'horloge maximale | — | 117.6 MHz |
| Programmability | — | 5.0 V in-system programmable (ISP) via JTAG |
| JTAG Interface | — | IEEE Std. 1149.1 boundary-scan compliant |
| Boîtier | — | 84-pin PLCC (Plastic Leaded Chip Carrier) |
| Technology | — | CMOS EEPROM-based, third-generation Multiple Array MatriX (MAX) |
| Built-in Pull-up Resistors | — | Yes, on every I/O pin |
| Architecture Feature | — | Pin-locking across design iterations |