EPM9320LI84-20N vs EPM9320ALC84-20 Comparaison
Comparaison détaillée côte à côte de EPM9320LI84-20N par Altera et EPM9320ALC84-20 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPM9320LI84-20N | EPM9320ALC84-20 |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | NRND |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $9,75 | $10,50 |
| Family | MAX 9000 | MAX 9000 |
| Device Type | CPLD (Complex Programmable Logic Device) | EPLD (Erasable Programmable Logic Device) |
| Macrocells | 320 | 320 |
| Usable Gates | 6,000 to 12,000 | — |
| User I/O Pins | 60 | — |
| Total Pins | 84 | — |
| Boîtier | PLCC-84 (Plastic Leaded Chip Carrier, J-lead) | PLCC-84 |
| Propagation Delay (tPD) | 20 ns (speed grade -20) | — |
| Pin-to-Pin Delay | 16 ns (per DigChip spec block) | — |
| Maximum Counter Frequency | 118 MHz | — |
| Logic Family | CMOS, EEPROM-based | — |
| Tension d'alimentation | 5.0 V | 5.0 V |
| Température de fonctionnement | 0 C to +70 C (commercial) | [DATA_NEEDED: commercial or industrial grade] |
| Programming Interface | IEEE 1149.1 JTAG, in-system programmable | — |
| Architecture | Multiple Array MatriX (MAX) - third generation | — |
| Process Technology | Advanced CMOS EEPROM | 0.5 µm CMOS EEPROM |
| Statut RoHS | [DATA_NEEDED: RoHS compliance status] | [DATA_NEEDED: per Altera datasheet] |
| Logic Array Blocks (LABs) | — | 16 |
| Maximum User I/Os | — | 212 |
| Pin-to-Pin Delay (tPD) | — | 20 ns |
| Programmability | — | In-system via IEEE 1149.1 JTAG |
| Type de montage | — | Surface Mount (PLCC socket compatible) |
| Configuration Memory | — | Non-volatile EEPROM |
| Boundary Scan | — | JTAG IEEE 1149.1 |
| Design Software | — | MAX+PLUS II / Quartus II (legacy) |