EPM9320RC208-20 vs EPM9320RC208-15 Comparaison

Comparaison détaillée côte à côte de EPM9320RC208-20 par Altera et EPM9320RC208-15 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM9320RC208-20 EPM9320RC208-15
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $21,90 $0,00
Family MAX 9000 —
Device Type CPLD (Complex Programmable Logic Device) —
Macrocells 320 —
Logic Array Blocks (LABs) 20 —
Usable Gates 6,000 6,000
Maximum I/O Pins 132 —
Propagation Delay (tPD max) 20 ns —
Supply Voltage (VCCINT) 4.75 V to 5.25 V —
Programming Technology EEPROM, in-system programmable (ISP) —
Boundary-Scan Interface IEEE Std. 1149.1 (JTAG) —
Température de fonctionnement 0 °C to 70 °C (commercial) [DATA_NEEDED: operating temperature range]
Boîtier 208-RQFP, exposed pad (208-BFQFP) 208-pin RQFP (Power QFP)
Type de montage Surface Mount Surface Mount
Architecture Multiple Array Matrix (MAX), 3rd generation —
Process Technology CMOS, 5.0 V EEPROM —
Reprogrammability Yes, unlimited ISP cycles —
Device Family — MAX 9000
Macro Cells — 320
Pin-to-Pin Propagation Delay — 15 ns (speed grade -15)
Fréquence d'horloge maximale — 117.6 MHz
Tension d'alimentation — 5.0 V
Configuration Technology — EEPROM-based (non-volatile)
In-System Programmability — Yes (ISP via JTAG)
JTAG Interface — IEEE Std. 1149.1
Package Type — 208-BFQFP Exposed Pad
Number of I/O Pins — [DATA_NEEDED: user I/O count]
Logic Array Blocks — [DATA_NEEDED: LAB count]
Statut RoHS — [DATA_NEEDED: RoHS status]
Statut du cycle de vie — Obsolete (PDN0706, 2007)

Fiches techniques et ressources

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