P1013NSN2LFB vs P1013NXN2LFB Comparaison
Comparaison détaillée côte à côte de P1013NSN2LFB par NXP Semiconductors et P1013NXN2LFB par NXP Semiconductors. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
NXP Semiconductors
P1013NSN2LFB - QorIQ P1 1-Core 1GHz PowerPC MPU | NXP | TEPBGA-689
P1013NSN2LFB ⚠ Dernier achatNXP Semiconductors
P1013NXN2LFB - QorIQ P1022 Power Arch SoC 1GHz | NXP
P1013NXN2LFB ⚠ Dernier achatComparaison des spécifications
| Paramètre | P1013NSN2LFB | P1013NXN2LFB |
|---|---|---|
| Marque | NXP Semiconductors | NXP Semiconductors |
| Catégorie | Microcontrollers | Microcontrollers |
| Statut du cycle de vie | Dernier achat | Dernier achat |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $53,20 | $32,85 |
| Core Architecture | PowerPC e500v2 (single core) | 32-bit Power Architecture e500v2 |
| Core Count | 1 | — |
| Largeur du bus de données | 32-bit | — |
| Maximum Core Frequency | 1067 MHz | — |
| Plage de température de fonctionnement | 0 °C to +105 °C | — |
| Boîtier | 689-TEPBGA II (31x31 mm) | 689-ball TEPBGA II (31 mm x 31 mm) |
| Type de montage | Surface Mount (BGA) | Surface Mount (BGA) |
| Memory Controller | DDR2/DDR3 with ECC, up to 800 MT/s | DDR2/DDR3 with ECC, 64-bit data bus |
| Ethernet MACs | 3 x 10/100/1000 Mb/s (1 RGMII + 2 SGMII) | 3 x 10/100/1000 (2x SGMII/HS SerDes, 1x RGMII) |
| PCIe Controllers | 2 x PCIe Gen 1/2 | — |
| USB | USB 2.0 (Host + Device) | 1 x USB 2.0 with integrated PHY |
| Display Interface | Integrated LCD controller | — |
| Security Engine | SEC 4.x (DES/3DES/AES/SHA/RSA) | — |
| L2 Cache | 256 KB | 256 KB platform cache |
| Supply Voltages | 1.5 V / 1.8 V / 2.5 V / 3.3 V | — |
| Statut RoHS | Compliant | Compliant (Pb-free ball finish) |
| Silicon Revision | Rev 2.1 | — |
| Family | — | QorIQ P1022 (P1 series) |
| Number of Cores | — | 1 |
| Core Frequency | — | 1.067 GHz |
| L1 Cache (per core) | — | 32 KB instruction + 32 KB data |
| PCI Express | — | 2 x PCIe Gen 1.1 (x4 / x1) |
| Other Interfaces | — | eSDHC, eSPI, I2C, UART, eLBC, LCD controller |
| Température de fonctionnement | — | -40C to +125C (junction) |
| Process | — | 45 nm SOI |
| Tension d'alimentation | — | 1.5 V / 1.8 V / 2.5 V / 3.3 V |
| Security | — | SEC 4.0 (optional crypto accelerator) on die variant |