EP1810JC35 vs EP1810GC-35 तुलना

विस्तृत दोनों ओर की तुलना EP1810JC35 द्वारा Altera और EP1810GC-35 द्वारा Altera. मुख्य विशेषताओं, इलेक्ट्रिकल पैरामीटर, पैकेजिंग, चक्र स्थिति, मूल्यांकन और उपलब्धता को तुलना करके अपनी डिजाइन की आवश्यकताओं के लिए सबसे अच्छा घटक निर्धारित करें。

Altera
EP1810GC-35 EP1810GC-35 - UV PLD, 40ns, CMOS, CPGA68 | Altera / Rochester

EP1810GC-35 - UV PLD, 40ns, CMOS, CPGA68 | Altera / Rochester

EP1810GC-35 ⚠ अंतिम खरीद

विशेषता तुलना

पैरामीटर EP1810JC35 EP1810GC-35
ब्रांड Altera Altera
श्रेणी FPGA & CPLD FPGA & CPLD
लाइफसाइकिल स्थिति Obsolete अंतिम बार खरीदें
Family Altera Classic EPLD —
Product Type UV-erasable / OTP Complex PLD (EPLD) —
Macrocells 48 16
Logic Gates (typ.) [DATA_NEEDED: logic gates count] —
Maximum User I/O Pins [DATA_NEEDED: user I/O count for PLCC-68] —
Propagation Delay (tPD) 35 ns —
अधिकतम क्लॉक फ़्रीक्वेंसी 40 MHz —
Supply Voltage (VCC max) 5.25 V —
Supply Voltage (VCC min) [DATA_NEEDED: VCC minimum] —
Process Technology CMOS EPROM cell —
ऑपरेटिंग तापमान 0 C to +70 C (Commercial) [DATA_NEEDED: operating temperature range]
पैकेज PLCC-68 (J-lead, ceramic) CPGA-68 (Ceramic Pin Grid Array, 68-pin)
Package Code QCCJ —
Terminal Form J-BEND —
Number of Terminals 68 —
Programming UV-erase (windowed) or OTP —
Development Tool Altera MAX+plus II / A+plus —
RoHS स्थिति [DATA_NEEDED: RoHS compliance for EP1810JC35] Not applicable (legacy ceramic package)
Device Type — EPLD (Erasable Programmable Logic Device)
Logic Family — Altera Classic EPLD
Technology — CMOS, UV-erasable EPROM cells
पिन की संख्या — 68
Propagation Delay (tpd max) — 40 ns
Maximum Inputs — 64
Maximum Outputs — 48
I/O Standard — TTL-compatible
Programming Method — UV erasure + EPROM programming
सप्लाई वोल्टेज — [DATA_NEEDED: VCC range]
माउंटिंग प्रकार — Through Hole
Lead-Free Status — Not applicable
Manufacturer (current source) — Rochester Electronics (authorized Altera EPLD partner)
Original Manufacturer — Altera Corporation (now Intel FPGA)

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