EP2A40F672C9ES vs EP2A40F672C9 तुलना
विस्तृत दोनों ओर की तुलना EP2A40F672C9ES द्वारा Altera और EP2A40F672C9 द्वारा Altera. मुख्य विशेषताओं, इलेक्ट्रिकल पैरामीटर, पैकेजिंग, चक्र स्थिति, मूल्यांकन और उपलब्धता को तुलना करके अपनी डिजाइन की आवश्यकताओं के लिए सबसे अच्छा घटक निर्धारित करें。
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EP2A40F672C9 - APEX II FPGA 1.5M Gates 38400 Cells 672-BGA | Altera
EP2A40F672C9 ⚠ अंतिम खरीदविशेषता तुलना
| पैरामीटर | EP2A40F672C9ES | EP2A40F672C9 |
|---|---|---|
| ब्रांड | Altera | Altera |
| श्रेणी | FPGA & CPLD | FPGA & CPLD |
| लाइफसाइकिल स्थिति | NRND | अंतिम बार खरीदें |
| Family | APEX II | APEX II |
| Logic Elements | 38,400 | — |
| System Gates | 1,500,000 | 1.5 M |
| Maximum User I/O | 492 | — |
| Operating Frequency (max) | 366 MHz | — |
| Process Technology | 0.15 µm CMOS | 0.15 µm all-layer copper, up to 8 metal layers |
| Core Voltage | 1.5 V | 1.5 V |
| पैकेज | 672-pin FC-FBGA | 672-BBGA, FC-FBGA (FineLine) |
| माउंटिंग प्रकार | Surface Mount (BGA) | Surface Mount |
| Speed Grade | -9 | — |
| Configuration Modes | PS, PPS, PPA, JTAG, FPP | — |
| Embedded Memory (ESB) | Yes (RAM/ROM/CAM) | — |
| I/O Standards | LVTTL, LVCMOS, PCI, SSTL, HSTL, GTL+ | — |
| Boundary Scan | IEEE 1149.1 (JTAG) | — |
| RoHS स्थिति | unknown | [DATA_NEEDED: RoHS status] |
| Device Family | — | APEX II PLD |
| Logic Elements / Cells | — | 38,400 |
| Macros | — | 2,560 |
| User I/Os | — | 492 |
| पिन की संख्या | — | 672 |
| Package Size | — | 27 mm × 27 mm, 1 mm ball pitch |
| Logic Family | — | CMOS |
| Propagation Delay | — | 1.55 ns |
| Internal Speed Grade | — | 366 MHz |
| ऑपरेटिंग तापमान | — | 0 °C to 85 °C (commercial) |
| I/O Standards Supported | — | True-LVDS, LVPECL, PCML, HyperTransport |