EPM5192JC-ES vs EPM5192GM तुलना

विस्तृत दोनों ओर की तुलना EPM5192JC-ES द्वारा Intel और EPM5192GM द्वारा Altera. मुख्य विशेषताओं, इलेक्ट्रिकल पैरामीटर, पैकेजिंग, चक्र स्थिति, मूल्यांकन और उपलब्धता को तुलना करके अपनी डिजाइन की आवश्यकताओं के लिए सबसे अच्छा घटक निर्धारित करें。

विशेषता तुलना

पैरामीटर EPM5192JC-ES EPM5192GM
ब्रांड Intel Altera
श्रेणी FPGA & CPLD FPGA & CPLD
लाइफसाइकिल स्थिति Obsolete Obsolete
Device Family MAX 5000 —
Device Type CPLD (EPLD) UV Erasable Programmable Logic Device (PLD)
Macrocells 192 —
Logic Array Blocks (LABs) 12 —
Interconnect Programmable Interconnect Array (PIA) —
Configuration Memory EPROM (UV-erasable, one-time programmable for JC-ES) —
पैकेज 84-pin PLCC (J-lead, CQCC, JEDEC S-CQCC-J84) CPGA-84 (Ceramic Pin Grid Array, 84 pins, windowed)
माउंटिंग प्रकार Surface Mount Through-Hole (PGA)
Technology CMOS CMOS
Programming Altera MAX+PLUS II or compatible programmer —
ऑपरेटिंग तापमान [DATA_NEEDED: operating temperature range for ES grade] [DATA_NEEDED: commercial/industrial/military grade]
सप्लाई वोल्टेज [DATA_NEEDED: VCC nominal] [DATA_NEEDED: typical VCC range]
User I/O Pins [DATA_NEEDED: user I/O count for JC-ES in PLCC-84] —
RoHS स्थिति [DATA_NEEDED: RoHS compliance] Non-compliant (contains lead in ceramic PGA)
Lead-Free [DATA_NEEDED: lead-free status] —
MSL स्तर [DATA_NEEDED: MSL rating] —
Note Datasheet source: Altera MAX 5000 family document, 52 pages —
Product Family — MAX 5000
Number of Macrocells — 192
Usable Gates — 3,750
Pin-to-Pin Delay (tPD) — 15 ns (fastest speed grade); 55 ns (this part)
Counter Frequency (fCNT) — up to 76.9 MHz
Propagation Delay (tPD, this part) — 55 ns
Erasure Method — UV (windowed ceramic package)
Maximum User I/O — [DATA_NEEDED: exact I/O count for CPGA-84]
Process Node — [DATA_NEEDED: CMOS process geometry]
Programming Interface — JTAG-compatible (per MAX 5000 family)

डेटाशीट और संसाधन

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