EPC2LI20J vs EPC2LI20U 비교
다음의 상세 나란히 비교: EPC2LI20J 제조: Altera 및 EPC2LI20U 제조: Altera. 주요 사양, 전기적 파라미터, 패키징, 수명 주기 상태, 가격 및 재고를 비교하여 설계 요구 사항에 가장 적합한 부품을 결정하십시오.
사양 비교
| 파라미터 | EPC2LI20J | EPC2LI20U |
|---|---|---|
| 브랜드 | Altera | Altera |
| 카테고리 | Memory ICs | Memory ICs |
| 수명 주기 상태 | 활성 | Obsolete |
| 재고 상태 | In Stock | In Stock |
| 단가 (USD) | $9.75 | $7.10 |
| 메모리 유형 | In-System Programmable Configuration PROM (flash) | Configuration PROM (serial EEPROM) |
| 메모리 크기 | 1,695,680 bits (1.6Mb) | 1.6 Mbit (65,536 x 1-bit device) |
| 메모리 구성 | 65,536 x 1-bit (serial interface) | — |
| 인터페이스 | Altera 4-pin serial configuration (DATA, DCLK, nCS, nCONFIG) | — |
| Target FPGAs | APEX II, APEX 20K/20KC/20KE, Mercury, ACEX 1K, FLEX 6000/10KE/10KA | — |
| Supply Voltage (VCCINT) | 3.0 V to 3.6 V (3.3 V typical) | — |
| I/O Voltage (VCCIO) | 5.0 V or 3.3 V tolerant | — |
| ISP Programming Interface | JTAG (IEEE 1149.1) | — |
| Cascade Support | Yes (multi-device configuration chain) | Yes (via nCASC pin) |
| Internal Oscillator | Yes (configures without external clock source) | — |
| 패키지 | 20-pin PLCC with J-leads (JEDEC MS-018) | 20-pin PLCC (9x9 mm) |
| 동작 온도 | -40C to +85C (industrial) | — |
| Programming Cycles | [DATA_NEEDED: minimum endurance cycles] | — |
| RoHS 상태 | [DATA_NEEDED: RoHS compliance status] | [DATA_NEEDED: rohs status] |
| Lead-Free | [DATA_NEEDED: lead-free status] | — |
| Configuration Clock (DCLK) | Up to 33 MHz | — |
| Supply Voltage (VCC) | — | 3.0 V to 5.5 V (5.0 V nominal) |
| Programming Voltage | — | 5.0 V (via internal charge pump) |
| Configuration Interface | — | Serial 4-pin (DATA, DCLK, nCS, OE) |
| Maximum DCLK Frequency | — | 33 MHz (fast mode) |
| 동작 온도 범위 | — | -40 C to +85 C (industrial) |
| 실장 유형 | — | Surface Mount (PLCC socket) |
| Programmability | — | In-system programmable via JTAG (IEEE 1149.1) |
| Device ID | — | 32-bit JTAG-readable |
| Supported FPGA Families | — | APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 6000/10KE/10KA |
| MSL 레벨 | — | [DATA_NEEDED: MSL moisture sensitivity level] |