EP610IDC-10 vs EP610DC-10 Comparação

Comparação detalhada lado a lado de EP610IDC-10 por Intel e EP610DC-10 por Intel. Compare especificações principais, parâmetros elétricos, encapsulamento, status do ciclo de vida, preços e disponibilidade para determinar o melhor componente para os requisitos do seu projeto.

Comparação de especificações

Parâmetro EP610IDC-10 EP610DC-10
Marca Intel Intel
Categoria FPGA & CPLD FPGA & CPLD
Status do ciclo de vida Obsolete Obsolete
Status do estoque In Stock In Stock
Preço unitário (USD) $8,85 $7,95
Device Family Altera Classic EPLD Altera Classic EPLD
Logic Capacity 300 usable gates —
Macrocell Count 16 macrocells —
Pin-to-Pin Logic Delay (tpd) 10 ns —
Maximum Counter Frequency (fCNT) 100 MHz —
Supply Voltage (VCC) 5 V (nominal) —
I/O Logic Compatibility 100% TTL emulation —
Technology CMOS, UV-erasable (windowed ceramic) CMOS, EPROM-based (UV-erasable)
Package Type 24-pin Ceramic DIP (CDIP) —
Dedicated Inputs 4 —
I/O Pins 20 [DATA_NEEDED: exact I/O count for CDIP-24 variant]
Faixa de temperatura de operação 0 °C to +70 °C (commercial) —
Programmable Interconnect Yes (on-chip) —
In-System Programmability Yes (via MAX+PLUS II) —
Boundary-Scan Test Yes (per device documentation) —
Status RoHS [DATA_NEEDED: RoHS status of CDIP-10 variant] [DATA_NEEDED: not stated in verified web data]
Tipo de montagem Through-hole Through-Hole
Macrocells — 16
Maximum Pipelined Data Rate — 100 MHz
Pin-to-Pin Propagation Delay (tpd) — 10 ns
Speed Grade — -10
Encapsulamento — 24-pin CDIP (Ceramic DIP, windowed)
Tensão de alimentação — 5 V (single supply)
Temperatura de operação — 0C to +70C (commercial)
Logic Elements — 16 macrocells (programmable AND/OR array)
Configuration Memory — UV-erasable EPROM
Reprogrammable — Yes (UV erase window on package)

Fichas técnicas e recursos

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