EP1810JI-35 vs EP1810JC-35 So sánh

So sánh chi tiết song song của EP1810JI-35 bằng Intel và EP1810JC-35 bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EP1810JI-35 EP1810JC-35
Thương hiệu Intel Intel
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete Obsolete
Device Family Classic EPLD Classic EPLD (EP1810)
Macrocells 48 —
Logic Array Blocks 8 LABs of 16 macrocells —
Dedicated Inputs 48 —
Pin-to-Pin Propagation Delay (tPD) 35 ns —
Speed Grade -35 —
Hộp 28-pin JLCC (J-leaded ceramic, windowed) —
Process Technology CMOS EPROM (UV-erasable) CMOS
Nhiệt độ hoạt động -40C to +85C (Industrial) —
Điện áp cung cấp 5 V (typical classic EPLD) —
Programmability UV-erase, windowed for lab reprogram —
Kiểu lắp đặt Through-Hole (J-lead) Surface Mount (J-Lead)
Trạng thái RoHS [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] Compliant (per Altera listing)
Cấp MSL [DATA_NEEDED: MSL rating] —
Programming Interface JEDEC fuse file via legacy programmer —
Device Type — UV-Erasable Complex PLD (UV PLD / CPLD)
Number of Macrocells — 48
Propagation Delay (tpd) — 35 ns (max)
Tần số xung maksimum — [DATA_NEEDED: fmax for this speed grade]
Supply Voltage (Vcc) — 5 V (nominal)
Maximum Supply Voltage — 5.25 V (per distributor listing)
Package Type — CQCC-68 (Ceramic J-Lead Chip Carrier, QCCJ)
Number of Terminals — 68
Terminal Form — J-Bend
Khoảng nhiệt độ hoạt động — 0°C to 70°C (Commercial)
Temperature Grade — Commercial
Erasure Method — UV (quartz-windowed ceramic package)
Lead-Free Status — Lead-free (per distributor listing)
Logic Architecture — Programmable AND/OR array with macrocell outputs

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá