EP1810LI-25 vs EP1810LI-35 So sánh

So sánh chi tiết song song của EP1810LI-25 bằng Altera và EP1810LI-35 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EP1810LI-25 EP1810LI-35
Thương hiệu Altera Altera
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete Obsolete
Family Altera Classic EPLD —
Device Type EPLD (Erasable Programmable Logic Device), UV-erasable / OTP Erasable Programmable Logic Device (EPLD)
Macrocells 48 48
Usable Gates 900 —
Propagation Delay (tPD) 25 ns 35 ns
Maximum Counter Frequency 40 MHz —
Supply Voltage (VCC) 4.5 V to 5.5 V (nominal 5 V) —
I/O Pins 48 —
Dedicated Inputs 12 —
Global Clock Inputs 4 —
Interconnect Programmable global and local buses —
Hộp 68-pin PLCC (J68, J-Lead) 68-pin PLCC (J-Lead, plastic)
JESD-30 Package Code S-PQCC-J68 —
Process Technology CMOS —
Operating Temperature (Industrial 'I' suffix) -40 C to +85 C —
Programming Mode EPROM/UV-erasable (windowed) and OTP —
Development Tool Altera MAX+PLUS II —
Trạng thái RoHS unknown [DATA_NEEDED: RoHS compliance status]
Lead-Free Status unknown —
Manufacturer — Rochester Electronics, LLC (original Altera design)
Part Family — Altera Classic EPLD
Speed Grade — 35 (slowest in EP1810L family)
Pin/Package Code — PLCC-68 / PQCC68
Technology — CMOS, UV-erasable EPROM configuration cell
Điện áp cung cấp — 5 V (TTL-compatible I/O)
Nhiệt độ hoạt động — -40 C to +85 C (industrial, 'I' suffix)
Kiểu lắp đặt — Surface Mount (PLCC socket compatible)
JTAG Boundary Scan — IEEE 1149.1 compliant
Logic Elements — Logic Array Blocks (LABs) connected via Programmable Interconnect Array (PIA)
Lead-Free — [DATA_NEEDED: lead-free status]
Cấp MSL — [DATA_NEEDED: MSL rating]

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá