EP20K200CF484C7N vs EP20K200CF484C9N So sánh
So sánh chi tiết song song của EP20K200CF484C7N bằng Altera và EP20K200CF484C9N bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
Altera
EP20K200CF484C7N - APEX-20K 200K Gates FPGA 484-FBGA | Intel/Altera
EP20K200CF484C7N Obsolete
So sánh thông số kỹ thuật
| Tham số | EP20K200CF484C7N | EP20K200CF484C9N |
|---|---|---|
| Thương hiệu | Altera | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Series | APEX-20K | — |
| Logic Elements / Cells | 8,320 | — |
| Total RAM Bits | 106,496 | — |
| Number of Gates (typical) | 200,000 | — |
| Number of I/O | 382 | — |
| Voltage - Supply (VCCINT) | 1.71 V to 1.89 V | — |
| Hộp / Vỏ | 484-BBGA (FineLine BGA) | — |
| Supplier Device Package | 484-FBGA (23x23 mm) | — |
| Kiểu lắp đặt | Surface Mount | Surface Mount (BGA) |
| Nhiệt độ hoạt động | 0C to +85C (commercial grade) | — |
| Number of PLLs | 4 | — |
| Embedded Array Blocks (EABs) | Configurable as RAM/ROM/FIFO | — |
| Programmable Logic Blocks | APEX LAB architecture | — |
| MultiVolt I/O Support | 1.8V / 2.5V / 3.3V / 5V | — |
| Configuration Method | SRAM-based, in-system reconfigurable | — |
| Trạng thái RoHS | [DATA_NEEDED: RoHS compliance status] | Compliant |
| Trạng thái vòng đời | Obsolete (Altera/Intel APEX-20K family EOL) | — |
| Family | — | APEX 20KC |
| Device Type | — | FPGA (Field-Programmable Gate Array) |
| Typical Gates | — | 200,000 |
| Logic Elements | — | 8,320 |
| Embedded System Block (ESB) Bits | — | 106,496 |
| Maximum User I/O | — | 376 |
| Tần số xung maksimum | — | 250 MHz |
| Process Technology | — | 0.15 um CMOS |
| Core Supply Voltage (VCCINT) | — | 1.8 V |
| I/O Supply Voltage (VCCIO) | — | 3.3 V / 2.5 V / 1.8 V / 1.5 V (MultiVolt) |
| Hộp | — | 484-pin FineLine BGA (FBGA) |
| Speed Grade | — | C9 (250 MHz) |
| Temperature Grade | — | Industrial (0C to +85C) |
| Configuration Scheme | — | SRAM-based, supports passive serial/parallel and JTAG |
| Cấp MSL | — | 3 (per JEDEC J-STD-020) |