EP910DC-15 vs EP910DC-40 So sánh
So sánh chi tiết song song của EP910DC-15 bằng Altera và EP910DC-40 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP910DC-15 | EP910DC-40 |
|---|---|---|
| Thương hiệu | Altera | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Family | Altera Classic EPLD | — |
| Device Density | 900 usable gates | — |
| Macrocells | 24 | 24 |
| Logic Elements | [DATA_NEEDED: exact LE count] | — |
| Dedicated Inputs | 12 | 12 |
| Bidirectional I/O Pins | 12 | 24 |
| Flip-Flops | 10 | — |
| Product Terms per Macrocells | 24 | — |
| Maximum Propagation Delay (tPD) | 15 ns | 40 ns |
| Speed Grade | 15 | — |
| Supply Voltage (VCC) | 5 V (typical) | — |
| Nhiệt độ hoạt động | 0C to +70C (commercial) | — |
| Technology | CMOS EPROM, UV-erasable | — |
| Hộp | 24-pin ceramic DIP (DC) | DIP-40 (ceramic, through-hole) |
| Kiểu lắp đặt | Through-Hole | Through-Hole |
| Cấp MSL | [DATA_NEEDED: MSL level] | — |
| Trạng thái RoHS | [DATA_NEEDED: not explicitly stated in verified data] | [DATA_NEEDED: rohs_status] |
| Device Family | — | Classic EPLD (EP910 series) |
| Architecture | — | PAL-type AND/OR, UV-erasable CMOS |
| Total Inputs to Logic Array | — | 36 |
| Product Terms | — | 240 maximum |
| Maximum Operating Frequency (fMAX) | — | 25 MHz |
| Global Clocks | — | 2 |
| Điện áp cung cấp | — | 5 V (typical for Classic EPLD family) |
| Operating Temperature (Commercial) | — | 0 °C to 70 °C |
| Programming Method | — | UV-erase + EPROM programmer; on-board logic test circuitry |