EP910LC-40H vs EP910LC-35H So sánh
So sánh chi tiết song song của EP910LC-40H bằng Altera và EP910LC-35H bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP910LC-40H | EP910LC-35H |
|---|---|---|
| Thương hiệu | Altera | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Family | Classic EPLD (EP910) | Classic EPLD (EP910) |
| Macro Cells | 24 | — |
| Usable Gates | 450 | — |
| Logic Elements | 24 macro cells / expandable to 48 via expander terms | 24 macrocells |
| Propagation Delay (tPD) | 40 ns max | — |
| Supply Voltage (VCC) | 4.75 V to 5.25 V (5 V nominal) | 5 V (4.75 V to 5.25 V) |
| Supply Current (ICC) | Low-power CMOS, typical ICC < 100 mA | — |
| Technology | CMOS, UV-erasable EPROM | CMOS, UV-erasable EPROM |
| Hộp | 40-pin Ceramic DIP (CDIP-40), JEDEC standard | 40-pin Ceramic DIP (H suffix) |
| Kiểu lắp đặt | Through-Hole (THT) | Through-hole (Ceramic DIP) |
| Nhiệt độ hoạt động | -40C to +85C (industrial) [DATA_NEEDED: confirm exact temp grade] | [DATA_NEEDED: operating temperature range grade] |
| Speed Grade | -40 (40 ns tPD) | — |
| Programming Method | UV-erase + EPROM program, ~100 erase cycles | Altera hardware programmer |
| I/O Pins | [DATA_NEEDED: I/O count - datasheet indicates 36 user I/O typical] | — |
| Trạng thái RoHS | [DATA_NEEDED: not confirmed from datasheet - non-RoHS likely given vintage ceramic DIP] | unknown |
| Equivalent Gates | — | 450 usable gates |
| Propagation Delay (tpd) | — | 35 ns |
| User I/O Pins | — | 36 |
| Dedicated Inputs | — | 10 |
| Erasure Method | — | UV (quartz window on H package) |
| Logic Levels | — | TTL compatible |
| Điện áp yên tĩnh | — | [DATA_NEEDED: typical ICC value] |
| Process Node | — | [DATA_NEEDED: process geometry] |
| Lifecycle | — | Obsolete (long-term supply via Rochester Electronics) |