EPM3064ATC100-10 vs EPM3064ATC100-10N So sánh

So sánh chi tiết song song của EPM3064ATC100-10 bằng Altera và EPM3064ATC100-10N bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

Altera
EPM3064ATC100-10N EPM3064ATC100-10N - MAX 3000A CPLD, 64 Macrocells, 66 I/O | Altera

EPM3064ATC100-10N - MAX 3000A CPLD, 64 Macrocells, 66 I/O | Altera

EPM3064ATC100-10N ✓ Hoạt động

So sánh thông số kỹ thuật

Tham số EPM3064ATC100-10 EPM3064ATC100-10N
Thương hiệu Altera Altera
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời NRND Hoạt động
Family MAX 3000A MAX 3000A
Logic Gates 1250 gates —
Macrocells 64 64
Logic Array Blocks 2 —
User I/O Pins 34 —
Hộp TQFP-100 (100-pin Thin Quad Flat Pack) 100-pin TQFP
Propagation Delay (tPD) 10 ns —
Supply Voltage (VCCINT) 3.3 V 3.3 V (3.0 V to 3.6 V)
Process Technology CMOS EEPROM —
In-System Programmability IEEE Std. 1149.1 (JTAG) and IEEE Std. 1532 compliant Yes - IEEE Std. 1149.1 JTAG, IEEE Std. 1532
Global Clock Signals 2 (with optional inversion) —
Output Enable Signals 6 or 10 pin- or logic-driven —
Output Slew-Rate Control Programmable —
Operating Temperature Grade Commercial —
MultiVolt I/O Support 1.5V / 1.8V / 2.5V / 3.3V interfaces —
Trạng thái RoHS [DATA_NEEDED: RoHS compliance] Compliant (lead-free)
Device Type — CPLD (Complex Programmable Logic Device)
Logic Array Blocks (LABs) — 2
Maximum User I/O Pins — 66
Usable Gates — 1,250
Pin-to-Pin Delay (tPD) — 10 ns
Boundary-Scan Test (BST) — Yes - JTAG compliant
Configuration Memory — Non-volatile EEPROM
Program/Erase Cycles — 100 minimum
MultiVolt I/O — Yes - 1.8 V / 2.5 V / 3.3 V / 5 V tolerant
Nhiệt độ hoạt động — 0C to +70C (commercial)
Kiểu lắp đặt — Surface Mount

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá