EPM3256AFC256-7 vs EPM3512AFC256-18 So sánh

So sánh chi tiết song song của EPM3256AFC256-7 bằng Altera và EPM3512AFC256-18 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EPM3256AFC256-7 EPM3512AFC256-18
Thương hiệu Altera Altera
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete Obsolete
Family MAX 3000A MAX 3000A
Device Type CPLD (Complex Programmable Logic Device) —
Macro Cells 256 —
Logic Array Blocks (LABs) 16 16
Usable Gates 10,000 —
User I/Os 161 —
Pin-to-Pin Logic Delay 4.5 ns (max) —
Counter Frequency 227.3 MHz (max) —
Propagation Delay (tpd) 10 ns —
Core Voltage 3.3 V —
I/O Compatibility 5.0 V / 3.3 V / 2.5 V (MultiVolt I/O) —
Process Technology CMOS EEPROM, 0.30 µm —
In-System Programmability IEEE Std. 1532-compliant 3.3-V ISP —
Boundary-Scan Test JTAG (IEEE 1149.1) —
Hộp FBGA-256 (FineLine BGA), 256 balls 256-ball FineLine BGA (FCBGA)
Nhiệt độ hoạt động 0 °C to 70 °C (Commercial) [DATA_NEEDED: industrial/commercial grade]
Speed Grade -7 —
Trạng thái RoHS [DATA_NEEDED: RoHS compliance status] [DATA_NEEDED: not specified in retrieved data]
Macrocells — 512
Maximum User I/O Pins — 212
Pin-to-Pin Delay (tPD1) — 18 ns
Global Clock Networks — 4
VCCINT (Core Supply) — 3.0 V to 3.6 V (3.3 V typical)
VCCIO (I/O Supply) — 2.5 V or 3.3 V (MultiVolt)
Programming Technology — EEPROM (non-volatile)
In-System Programming — IEEE Std. 1532 / JTAG (IEEE Std. 1149.1)
Ball Pitch — 1.0 mm
Kiểu lắp đặt — Surface Mount

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá