EPM9560RC-15 vs EPM9560R1208-20 So sánh

So sánh chi tiết song song của EPM9560RC-15 bằng Altera và EPM9560R1208-20 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EPM9560RC-15 EPM9560R1208-20
Thương hiệu Altera Altera
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Lần mua cuối Obsolete
Family MAX 9000 MAX 9000
Device Type CPLD (Complex Programmable Logic Device) CPLD (Complex Programmable Logic Device)
Macrocells 560 560
Usable Gates 12,000 6,000
Logic Array Blocks (LABs) 16 (40 macrocells each) —
Maximum User I/O Pins 191 —
Pin-to-Pin Delay (tPD1) 15 ns —
Supply Voltage (VCCINT) 4.75 V to 5.25 V (5.0 V nominal) —
Nhiệt độ hoạt động 0 C to +70 C (commercial) 0C to +70C (commercial)
Hộp 240-pin RQFP (32x32 mm) R-1208 (BGA-style fine-pitch)
Kiểu lắp đặt Surface Mount Surface Mount
Programming Interface IEEE Std. 1149.1 JTAG (ISP) —
Process Technology CMOS EEPROM CMOS EEPROM, third-generation MAX architecture
Architecture Multiple Array MatriX (MAX) - third generation Multiple Array MatriX (MAX) with Logic Array Blocks (LABs) and Programmable Interconnect Array (PIA)
Trạng thái RoHS [DATA_NEEDED: RoHS status] [DATA_NEEDED: confirm via current distributor data]
In-System Programmability Yes (5.0 V ISP via JTAG) Yes (IEEE 1149.1 JTAG)
Logic Array Blocks — 52 (typical for 560 macrocells)
Maximum User I/O — 212
Propagation Delay (tPD) — 20 ns
Maximum Frequency (fMAX) — 125 MHz
Supply Voltage (VCCINT/VCCIO) — 5.0 V
Technology — CMOS EEPROM
Boundary-Scan Test — JTAG IEEE Std. 1149.1
Configuration Memory — On-chip EEPROM (non-volatile)

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá