EP1810LI-35 vs EP1810LC-25 তুলনা

. বিস্তৃত সাথে-সাথে তুলনা EP1810LI-35 নির্দিষ্ট Altera ও EP1810LC-25 নির্দিষ্ট Altera. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন

বিশিষ্টতা তুলনা

পারামিটার EP1810LI-35 EP1810LC-25
ব্র্যান্ড Altera Altera
ক্যাটাগরি FPGA & CPLD FPGA & CPLD
লাইফসাইকেল স্ট্যাটাস Obsolete Obsolete
Manufacturer Rochester Electronics, LLC (original Altera design) —
Part Family Altera Classic EPLD —
Device Type Erasable Programmable Logic Device (EPLD) —
Macrocells 48 48
Propagation Delay (tPD) 35 ns 25 ns
Speed Grade 35 (slowest in EP1810L family) —
প্যাকেজ 68-pin PLCC (J-Lead, plastic) 68-pin JLCC (J-leaded ceramic chip carrier)
Pin/Package Code PLCC-68 / PQCC68 —
Technology CMOS, UV-erasable EPROM configuration cell CMOS EPLD (erasable programmable logic device)
সাপ্লাই ভোল্টেজ 5 V (TTL-compatible I/O) —
অপারেটিং তাপমাত্রা -40 C to +85 C (industrial, 'I' suffix) [DATA_NEEDED: temperature grade for LC package]
মাউন্টিং টাইপ Surface Mount (PLCC socket compatible) Surface Mount
JTAG Boundary Scan IEEE 1149.1 compliant —
Logic Elements Logic Array Blocks (LABs) connected via Programmable Interconnect Array (PIA) —
RoHS স্ট্যাটাস [DATA_NEEDED: RoHS compliance status] [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet]
Lead-Free [DATA_NEEDED: lead-free status] —
MSL লেভেল [DATA_NEEDED: MSL rating] —
Product Family — Altera Classic EPLD
Part Number — EP1810LC-25
Dedicated Inputs — 12
I/O Pins — 48
External Clock Inputs — 4
Supply Voltage (VCC) — 5 V (TTL-compatible)
Operating Mode — Turbo-only (no slow-power mode)
Package Code — LC = 68-pin JLCC
Programmable Interconnect — Global + Local buses
Programming Method — Altera Classic programmer + MAX+PLUS II legacy flow
লাইফসাইকেল স্ট্যাটাস — Obsolete (legacy Altera Classic family)

ডেটাসফেইট ও সম্বল

সমস্ত পণ্যগুলি ব্রাউজ করুন BOM তৈরি করুন রিকোয়েস্ট কোয়ুট