EP1810LI-35 vs EP1810LC-25 So sánh

So sánh chi tiết song song của EP1810LI-35 bằng Altera và EP1810LC-25 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EP1810LI-35 EP1810LC-25
Thương hiệu Altera Altera
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete Obsolete
Manufacturer Rochester Electronics, LLC (original Altera design) —
Part Family Altera Classic EPLD —
Device Type Erasable Programmable Logic Device (EPLD) —
Macrocells 48 48
Propagation Delay (tPD) 35 ns 25 ns
Speed Grade 35 (slowest in EP1810L family) —
Hộp 68-pin PLCC (J-Lead, plastic) 68-pin JLCC (J-leaded ceramic chip carrier)
Pin/Package Code PLCC-68 / PQCC68 —
Technology CMOS, UV-erasable EPROM configuration cell CMOS EPLD (erasable programmable logic device)
Điện áp cung cấp 5 V (TTL-compatible I/O) —
Nhiệt độ hoạt động -40 C to +85 C (industrial, 'I' suffix) [DATA_NEEDED: temperature grade for LC package]
Kiểu lắp đặt Surface Mount (PLCC socket compatible) Surface Mount
JTAG Boundary Scan IEEE 1149.1 compliant —
Logic Elements Logic Array Blocks (LABs) connected via Programmable Interconnect Array (PIA) —
Trạng thái RoHS [DATA_NEEDED: RoHS compliance status] [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet]
Lead-Free [DATA_NEEDED: lead-free status] —
Cấp MSL [DATA_NEEDED: MSL rating] —
Product Family — Altera Classic EPLD
Part Number — EP1810LC-25
Dedicated Inputs — 12
I/O Pins — 48
External Clock Inputs — 4
Supply Voltage (VCC) — 5 V (TTL-compatible)
Operating Mode — Turbo-only (no slow-power mode)
Package Code — LC = 68-pin JLCC
Programmable Interconnect — Global + Local buses
Programming Method — Altera Classic programmer + MAX+PLUS II legacy flow
Trạng thái vòng đời — Obsolete (legacy Altera Classic family)

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá