EP910IPC-50 vs EP910ILC-50 তুলনা
. বিস্তৃত সাথে-সাথে তুলনা EP910IPC-50 নির্দিষ্ট Altera ও EP910ILC-50 নির্দিষ্ট Intel. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন
বিশিষ্টতা তুলনা
| পারামিটার | EP910IPC-50 | EP910ILC-50 |
|---|---|---|
| ব্র্যান্ড | Altera | Intel |
| ক্যাটাগরি | FPGA & CPLD | FPGA & CPLD |
| লাইফসাইকেল স্ট্যাটাস | Obsolete | Obsolete |
| Product Type | Erasable Programmable Logic Device (EPLD) | — |
| Family | Altera Classic EPLD | Altera Classic EPLD |
| Logic Capacity | [DATA_NEEDED: macrocell count / equivalent gates] | — |
| Propagation Delay (tPD) | 50 ns | — |
| Clock-to-Output (tCO) | 35 ns | — |
| Maximum Toggle Frequency | [DATA_NEEDED: fMAX] | — |
| User I/O Pins | 24 | 24 |
| প্যাকেজ | 40-pin Ceramic DIP (IPC, windowed) | PLCC-44 (J-lead) |
| Supply Voltage (VCC) | 4.75 V to 5.25 V (5 V nominal) | 5 V (typical) |
| অপারেটিং তাপমাত্রা | -40C to +85C (industrial) | 0C to +70C (commercial) |
| Technology | CMOS EPROM cell | CMOS EPROM, UV-erasable |
| Programming Method | Off-board EPROM programmer + UV erase | — |
| Erasure Method | UV light through ceramic window (IPC package) | — |
| মাউন্টিং টাইপ | Through-Hole (DIP) | Surface Mount (socket-compatible) |
| RoHS স্ট্যাটাস | [DATA_NEEDED: not stated in verified data] | [DATA_NEEDED: RoHS compliance status] |
| Macrocells | — | 24 |
| Usable Gates | — | 900 (typical) |
| Maximum Frequency | — | [DATA_NEEDED: fMAX value from datasheet] |
| Pin-to-Pin Delay (tpd) | — | 50 ns |
| Dedicated Input Pins | — | 12 |
| Programming Cycles | — | 100 (minimum) |
| Boundary Scan | — | IEEE 1149.1 JTAG (selected speed grades) |