EP910IPC-50 vs EP910ILC-50 So sánh
So sánh chi tiết song song của EP910IPC-50 bằng Altera và EP910ILC-50 bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP910IPC-50 | EP910ILC-50 |
|---|---|---|
| Thương hiệu | Altera | Intel |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Product Type | Erasable Programmable Logic Device (EPLD) | — |
| Family | Altera Classic EPLD | Altera Classic EPLD |
| Logic Capacity | [DATA_NEEDED: macrocell count / equivalent gates] | — |
| Propagation Delay (tPD) | 50 ns | — |
| Clock-to-Output (tCO) | 35 ns | — |
| Maximum Toggle Frequency | [DATA_NEEDED: fMAX] | — |
| User I/O Pins | 24 | 24 |
| Hộp | 40-pin Ceramic DIP (IPC, windowed) | PLCC-44 (J-lead) |
| Supply Voltage (VCC) | 4.75 V to 5.25 V (5 V nominal) | 5 V (typical) |
| Nhiệt độ hoạt động | -40C to +85C (industrial) | 0C to +70C (commercial) |
| Technology | CMOS EPROM cell | CMOS EPROM, UV-erasable |
| Programming Method | Off-board EPROM programmer + UV erase | — |
| Erasure Method | UV light through ceramic window (IPC package) | — |
| Kiểu lắp đặt | Through-Hole (DIP) | Surface Mount (socket-compatible) |
| Trạng thái RoHS | [DATA_NEEDED: not stated in verified data] | [DATA_NEEDED: RoHS compliance status] |
| Macrocells | — | 24 |
| Usable Gates | — | 900 (typical) |
| Maximum Frequency | — | [DATA_NEEDED: fMAX value from datasheet] |
| Pin-to-Pin Delay (tpd) | — | 50 ns |
| Dedicated Input Pins | — | 12 |
| Programming Cycles | — | 100 (minimum) |
| Boundary Scan | — | IEEE 1149.1 JTAG (selected speed grades) |