EP910LC-30 vs EP910DC-35 তুলনা

. বিস্তৃত সাথে-সাথে তুলনা EP910LC-30 নির্দিষ্ট Altera ও EP910DC-35 নির্দিষ্ট Altera. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন

বিশিষ্টতা তুলনা

পারামিটার EP910LC-30 EP910DC-35
ব্র্যান্ড Altera Altera
ক্যাটাগরি FPGA & CPLD FPGA & CPLD
লাইফসাইকেল স্ট্যাটাস Obsolete Obsolete
Device Type EPLD (Erasable Programmable Logic Device) UV-Erasable CMOS PLD (PAL-type)
Macrocell Count 24 —
Propagation Delay (tPD) 30 ns (max) —
Maximum Toggle Frequency 62 MHz —
Supply Voltage (VCC) 5 V (nominal, TTL) —
Process Technology CMOS (EPROM-based) —
Package Type PDIP-40 (Plastic DIP, through-hole) —
Operating Temperature Grade Commercial (0C to +70C) —
I/O Pin Count 24 —
Dedicated Input Pins 36 (including I/O) —
Product Terms per Macrocell Up to 16 —
Programming Technology UV-erasable EPROM cell —
Development Tool Altera MAX+PLUS II —
MSL লেভেল [DATA_NEEDED: MSL level] —
RoHS স্ট্যাটাস [DATA_NEEDED: RoHS status] Non-compliant (ceramic DIP with Pb-bearing lead finish)
Family — Classic EPLD EP910
Architecture — PAL-type sum-of-products AND-OR array
Usable Gates — 900 gates
Macrocells — 24
Product Terms — 240
Dedicated Inputs — 12
I/O Pins — 24
Total Inputs — 36
Propagation Delay (tpd) — 35 ns
সর্বোচ্চ ক্লক ফ্রিকোয়েন্সি — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
অপারেটিং তাপমাত্রা — 0 °C to +70 °C (commercial)
প্যাকেজ — 40-pin CDIP (Ceramic DIP) with quartz window
Lead Pitch — 2.540 mm
Termination Style — Through-Hole
Programming Method — JEDEC fuse map via device programmer; UV erase
Technology — CMOS, UV-erasable EPROM cell
Lifecycle — Obsolete / last-time-buy from authorized distributors

ডেটাসফেইট ও সম্বল

সমস্ত পণ্যগুলি ব্রাউজ করুন BOM তৈরি করুন রিকোয়েস্ট কোয়ুট