EP910LC-30 vs EP910DC-35 So sánh

So sánh chi tiết song song của EP910LC-30 bằng Altera và EP910DC-35 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EP910LC-30 EP910DC-35
Thương hiệu Altera Altera
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete Obsolete
Device Type EPLD (Erasable Programmable Logic Device) UV-Erasable CMOS PLD (PAL-type)
Macrocell Count 24 —
Propagation Delay (tPD) 30 ns (max) —
Maximum Toggle Frequency 62 MHz —
Supply Voltage (VCC) 5 V (nominal, TTL) —
Process Technology CMOS (EPROM-based) —
Package Type PDIP-40 (Plastic DIP, through-hole) —
Operating Temperature Grade Commercial (0C to +70C) —
I/O Pin Count 24 —
Dedicated Input Pins 36 (including I/O) —
Product Terms per Macrocell Up to 16 —
Programming Technology UV-erasable EPROM cell —
Development Tool Altera MAX+PLUS II —
Cấp MSL [DATA_NEEDED: MSL level] —
Trạng thái RoHS [DATA_NEEDED: RoHS status] Non-compliant (ceramic DIP with Pb-bearing lead finish)
Family — Classic EPLD EP910
Architecture — PAL-type sum-of-products AND-OR array
Usable Gates — 900 gates
Macrocells — 24
Product Terms — 240
Dedicated Inputs — 12
I/O Pins — 24
Total Inputs — 36
Propagation Delay (tpd) — 35 ns
Tần số xung maksimum — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
Nhiệt độ hoạt động — 0 °C to +70 °C (commercial)
Hộp — 40-pin CDIP (Ceramic DIP) with quartz window
Lead Pitch — 2.540 mm
Termination Style — Through-Hole
Programming Method — JEDEC fuse map via device programmer; UV erase
Technology — CMOS, UV-erasable EPROM cell
Lifecycle — Obsolete / last-time-buy from authorized distributors

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá