EP910LC-30 vs EP910DC-35 השוואה
השוואה מפורטת זה לצד זה של EP910LC-30 מאת Altera ו EP910DC-35 מאת Altera. השווה מפרטים עיקריים, פרמטרים חשמליים, אריזה, סטטוס מחזור חיים, תמחור וזמינות כדי לקבוע את הרכיב הטוב ביותר לדרישות העיצוב שלך.
השוואת מפרטים
| פרמטר | EP910LC-30 | EP910DC-35 |
|---|---|---|
| מותג | Altera | Altera |
| קטגוריה | FPGA & CPLD | FPGA & CPLD |
| סטטוס מחזור חיים | Obsolete | Obsolete |
| Device Type | EPLD (Erasable Programmable Logic Device) | UV-Erasable CMOS PLD (PAL-type) |
| Macrocell Count | 24 | — |
| Propagation Delay (tPD) | 30 ns (max) | — |
| Maximum Toggle Frequency | 62 MHz | — |
| Supply Voltage (VCC) | 5 V (nominal, TTL) | — |
| Process Technology | CMOS (EPROM-based) | — |
| Package Type | PDIP-40 (Plastic DIP, through-hole) | — |
| Operating Temperature Grade | Commercial (0C to +70C) | — |
| I/O Pin Count | 24 | — |
| Dedicated Input Pins | 36 (including I/O) | — |
| Product Terms per Macrocell | Up to 16 | — |
| Programming Technology | UV-erasable EPROM cell | — |
| Development Tool | Altera MAX+PLUS II | — |
| רמת MSL | [DATA_NEEDED: MSL level] | — |
| סטטוס RoHS | [DATA_NEEDED: RoHS status] | Non-compliant (ceramic DIP with Pb-bearing lead finish) |
| Family | — | Classic EPLD EP910 |
| Architecture | — | PAL-type sum-of-products AND-OR array |
| Usable Gates | — | 900 gates |
| Macrocells | — | 24 |
| Product Terms | — | 240 |
| Dedicated Inputs | — | 12 |
| I/O Pins | — | 24 |
| Total Inputs | — | 36 |
| Propagation Delay (tpd) | — | 35 ns |
| תדר שעון מקסימלי | — | 37 MHz (typical, internal) |
| Supply Voltage (Vcc) | — | 4.75 V to 5.25 V (5 V nominal) |
| טמפרטורת פעולה | — | 0 °C to +70 °C (commercial) |
| מארז | — | 40-pin CDIP (Ceramic DIP) with quartz window |
| Lead Pitch | — | 2.540 mm |
| Termination Style | — | Through-Hole |
| Programming Method | — | JEDEC fuse map via device programmer; UV erase |
| Technology | — | CMOS, UV-erasable EPROM cell |
| Lifecycle | — | Obsolete / last-time-buy from authorized distributors |