EP910LC-40H vs EP910ILC-50 তুলনা
. বিস্তৃত সাথে-সাথে তুলনা EP910LC-40H নির্দিষ্ট Altera ও EP910ILC-50 নির্দিষ্ট Intel. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন
বিশিষ্টতা তুলনা
| পারামিটার | EP910LC-40H | EP910ILC-50 |
|---|---|---|
| ব্র্যান্ড | Altera | Intel |
| ক্যাটাগরি | FPGA & CPLD | FPGA & CPLD |
| লাইফসাইকেল স্ট্যাটাস | Obsolete | Obsolete |
| Family | Classic EPLD (EP910) | Altera Classic EPLD |
| Macro Cells | 24 | — |
| Usable Gates | 450 | 900 (typical) |
| Logic Elements | 24 macro cells / expandable to 48 via expander terms | — |
| Propagation Delay (tPD) | 40 ns max | — |
| Supply Voltage (VCC) | 4.75 V to 5.25 V (5 V nominal) | 5 V (typical) |
| Supply Current (ICC) | Low-power CMOS, typical ICC < 100 mA | — |
| Technology | CMOS, UV-erasable EPROM | CMOS EPROM, UV-erasable |
| প্যাকেজ | 40-pin Ceramic DIP (CDIP-40), JEDEC standard | PLCC-44 (J-lead) |
| মাউন্টিং টাইপ | Through-Hole (THT) | Surface Mount (socket-compatible) |
| অপারেটিং তাপমাত্রা | -40C to +85C (industrial) [DATA_NEEDED: confirm exact temp grade] | 0C to +70C (commercial) |
| Speed Grade | -40 (40 ns tPD) | — |
| Programming Method | UV-erase + EPROM program, ~100 erase cycles | — |
| I/O Pins | [DATA_NEEDED: I/O count - datasheet indicates 36 user I/O typical] | — |
| RoHS স্ট্যাটাস | [DATA_NEEDED: not confirmed from datasheet - non-RoHS likely given vintage ceramic DIP] | [DATA_NEEDED: RoHS compliance status] |
| Macrocells | — | 24 |
| Maximum Frequency | — | [DATA_NEEDED: fMAX value from datasheet] |
| Pin-to-Pin Delay (tpd) | — | 50 ns |
| User I/O Pins | — | 24 |
| Dedicated Input Pins | — | 12 |
| Programming Cycles | — | 100 (minimum) |
| Boundary Scan | — | IEEE 1149.1 JTAG (selected speed grades) |