EP910LC-40H vs EP910ILC-50 So sánh
So sánh chi tiết song song của EP910LC-40H bằng Altera và EP910ILC-50 bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP910LC-40H | EP910ILC-50 |
|---|---|---|
| Thương hiệu | Altera | Intel |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Family | Classic EPLD (EP910) | Altera Classic EPLD |
| Macro Cells | 24 | — |
| Usable Gates | 450 | 900 (typical) |
| Logic Elements | 24 macro cells / expandable to 48 via expander terms | — |
| Propagation Delay (tPD) | 40 ns max | — |
| Supply Voltage (VCC) | 4.75 V to 5.25 V (5 V nominal) | 5 V (typical) |
| Supply Current (ICC) | Low-power CMOS, typical ICC < 100 mA | — |
| Technology | CMOS, UV-erasable EPROM | CMOS EPROM, UV-erasable |
| Hộp | 40-pin Ceramic DIP (CDIP-40), JEDEC standard | PLCC-44 (J-lead) |
| Kiểu lắp đặt | Through-Hole (THT) | Surface Mount (socket-compatible) |
| Nhiệt độ hoạt động | -40C to +85C (industrial) [DATA_NEEDED: confirm exact temp grade] | 0C to +70C (commercial) |
| Speed Grade | -40 (40 ns tPD) | — |
| Programming Method | UV-erase + EPROM program, ~100 erase cycles | — |
| I/O Pins | [DATA_NEEDED: I/O count - datasheet indicates 36 user I/O typical] | — |
| Trạng thái RoHS | [DATA_NEEDED: not confirmed from datasheet - non-RoHS likely given vintage ceramic DIP] | [DATA_NEEDED: RoHS compliance status] |
| Macrocells | — | 24 |
| Maximum Frequency | — | [DATA_NEEDED: fMAX value from datasheet] |
| Pin-to-Pin Delay (tpd) | — | 50 ns |
| User I/O Pins | — | 24 |
| Dedicated Input Pins | — | 12 |
| Programming Cycles | — | 100 (minimum) |
| Boundary Scan | — | IEEE 1149.1 JTAG (selected speed grades) |