EPM5064JC vs EPM5064LC-2 তুলনা

. বিস্তৃত সাথে-সাথে তুলনা EPM5064JC নির্দিষ্ট Altera ও EPM5064LC-2 নির্দিষ্ট Altera. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন

বিশিষ্টতা তুলনা

পারামিটার EPM5064JC EPM5064LC-2
ব্র্যান্ড Altera Altera
ক্যাটাগরি FPGA & CPLD FPGA & CPLD
লাইফসাইকেল স্ট্যাটাস Obsolete Obsolete
Family MAX 5000 —
Device Type EPLD (Erasable PLD) —
Macrocells 64 64
Usable Gates 1,250 (approx.) —
Logic Array Inputs 36 —
Logic Array Outputs 64 —
প্যাকেজ 68-pin PLCC (JEDEC) PLCC-44 (J-Lead, plastic)
মাউন্টিং টাইপ Surface Mount (socketed) Surface Mount
Supply Voltage (VCC) 5 V (typical, 4.75 V - 5.25 V range) 4.75 V to 5.25 V (5 V nominal)
I/O Logic Level TTL / CMOS compatible —
Configuration Memory EPROM (UV-erasable window or OTP) —
অপারেটিং তাপমাত্রা [DATA_NEEDED: operating temperature grade] -40 C to +85 C (commercial LC grade) [DATA_NEEDED: explicit min/max in source]
Pin-to-Pin Delay (tPD) [DATA_NEEDED: specific tPD grade value] —
Maximum Frequency (fMAX) [DATA_NEEDED: fCNT grade value] —
RoHS স্ট্যাটাস [DATA_NEEDED: RoHS compliance] [DATA_NEEDED: not specified in source]
Lead-Free [DATA_NEEDED: lead-free status] —
MSL লেভেল [DATA_NEEDED: MSL rating] —
Programming Tool Altera MAX+PLUS II / Quartus II (legacy device support) —
Device Family — MAX 5000
Product Type — CPLD (Complex Programmable Logic Device)
Logic Array Blocks (LABs) — 4
Logic Elements per LAB — 16
Number of Inputs — 36 (7 dedicated + 28 I/O)
Number of I/O Pins — 28
Number of Flip-Flops — 28
Propagation Delay (tPD) — 45 ns
Maximum Internal Frequency — 40 MHz
Process Technology — CMOS, OTP EPROM (UV-erasable base)
Programmable Polarity — Yes
Programmable Output Enable — Yes, per macrocell
Programming Method — Altera byte-wide / JTAG programmer

ডেটাসফেইট ও সম্বল

সমস্ত পণ্যগুলি ব্রাউজ করুন BOM তৈরি করুন রিকোয়েস্ট কোয়ুট