EPM5064JC vs EPM5064LC-2 तुलना

विस्तृत दोनों ओर की तुलना EPM5064JC द्वारा Altera और EPM5064LC-2 द्वारा Altera. मुख्य विशेषताओं, इलेक्ट्रिकल पैरामीटर, पैकेजिंग, चक्र स्थिति, मूल्यांकन और उपलब्धता को तुलना करके अपनी डिजाइन की आवश्यकताओं के लिए सबसे अच्छा घटक निर्धारित करें。

विशेषता तुलना

पैरामीटर EPM5064JC EPM5064LC-2
ब्रांड Altera Altera
श्रेणी FPGA & CPLD FPGA & CPLD
लाइफसाइकिल स्थिति Obsolete Obsolete
Family MAX 5000 —
Device Type EPLD (Erasable PLD) —
Macrocells 64 64
Usable Gates 1,250 (approx.) —
Logic Array Inputs 36 —
Logic Array Outputs 64 —
पैकेज 68-pin PLCC (JEDEC) PLCC-44 (J-Lead, plastic)
माउंटिंग प्रकार Surface Mount (socketed) Surface Mount
Supply Voltage (VCC) 5 V (typical, 4.75 V - 5.25 V range) 4.75 V to 5.25 V (5 V nominal)
I/O Logic Level TTL / CMOS compatible —
Configuration Memory EPROM (UV-erasable window or OTP) —
ऑपरेटिंग तापमान [DATA_NEEDED: operating temperature grade] -40 C to +85 C (commercial LC grade) [DATA_NEEDED: explicit min/max in source]
Pin-to-Pin Delay (tPD) [DATA_NEEDED: specific tPD grade value] —
Maximum Frequency (fMAX) [DATA_NEEDED: fCNT grade value] —
RoHS स्थिति [DATA_NEEDED: RoHS compliance] [DATA_NEEDED: not specified in source]
Lead-Free [DATA_NEEDED: lead-free status] —
MSL स्तर [DATA_NEEDED: MSL rating] —
Programming Tool Altera MAX+PLUS II / Quartus II (legacy device support) —
Device Family — MAX 5000
Product Type — CPLD (Complex Programmable Logic Device)
Logic Array Blocks (LABs) — 4
Logic Elements per LAB — 16
Number of Inputs — 36 (7 dedicated + 28 I/O)
Number of I/O Pins — 28
Number of Flip-Flops — 28
Propagation Delay (tPD) — 45 ns
Maximum Internal Frequency — 40 MHz
Process Technology — CMOS, OTP EPROM (UV-erasable base)
Programmable Polarity — Yes
Programmable Output Enable — Yes, per macrocell
Programming Method — Altera byte-wide / JTAG programmer

डेटाशीट और संसाधन

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